2026年9月4日，华为董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv提交了第三篇署名论文，题为《Huawei's τ Chip Was Supposed to Melt?》。这是她首次以量产芯片的分模块实测数据，正面回应业界关于「三维堆叠必然发烫」的质疑。
论文给出的核心数据是：麒麟2026的晶体管密度从每平方毫米1.55亿颗提升至2.38亿颗，增幅约55%。在等性能条件下，NPU功耗下降66%、GPU下降58%、CPU性能核下降41%，NPU功率密度下降73%。这些数字指向一个关键结论：功耗的改善并非来自「算得更少」，而是来自「搬得更少」。
其机理在于所谓「逻辑折叠」——把原本水平方向的长走线替换为垂直方向的短互连。论文披露，典型核心走线缩短约20%，关键路径最高缩短70%，时钟缓冲器数量从4.36万个降至1.9万个。走线越短，驱动与缓冲的功耗开销就越小，这正是三维堆叠方案此前被诟病「发烫」的症结所在。
从产业视角看，这篇论文的意义不止于「又一条技术路线」。它试图把性能进步与光刻制程部分解耦——也就是说，即便不依赖更先进的EUV光刻节点，通过堆叠与互连的工程优化，仍能获得可观的密度与能效提升。
更值得关注的是论文提到的混合键合间距代际路线：1500nm → 1000nm → 720nm → 480nm。这条路线与EUV的推进节奏完全脱钩，却横跨多代产品，形成一条相对确定性的设备需求曲线。论文还引入了一个名为Ratio的指标，即键合间距与顶层金属间距之比，并指出该比值正朝1的方向演进。
对半导体产业链而言，这意味着价值池的分布函数可能被重写：先进封装、混合键合、垂直互连等环节的权重上升，而传统上由光刻节点主导的性能叙事，其独占性被削弱。当然，论文数据来自华为自身的量产芯片实测，其可复现性与第三方验证仍需时间观察，但方向本身已足以引发设备与材料环节的重新评估。