2026年9月4日，華為董事、半導體業務部總裁何庭波在中國科學院科技論文預釋出平台ChinaXiv提交了第三篇署名論文，題為《Huawei's τ Chip Was Supposed to Melt?》。這是她首次以量產晶片的分模組實測資料，正面回應業界關於「三維堆疊必然發燙」的質疑。

論文給出的核心資料是：麒麟2026的電晶體密度從每平方毫米1.55億顆提升至2.38億顆，增幅約55%。在等效能條件下，NPU功耗下降66%、GPU下降58%、CPU效能核下降41%，NPU功率密度下降73%。這些數字指向一個關鍵結論：功耗的改善並非來自「算得更少」，而是來自「搬得更少」。

其機理在於所謂「邏輯摺疊」——把原本水平方向的長走線替換為垂直方向的短互連。論文披露，典型核心走線縮短約20%，關鍵路徑最高縮短70%，時鐘緩衝器數量從4.36萬個降至1.9萬個。走線越短，驅動與緩衝的功耗開銷就越小，這正是三維堆疊方案此前被詬病「發燙」的癥結所在。

從產業視角看，這篇論文的意義不止於「又一條技術路線」。它試圖把效能進步與光刻製程部分解耦——也就是說，即便不依賴更先進的EUV光刻節點，通過堆疊與互連的工程最佳化，仍能獲得可觀的密度與能效提升。

更值得關注的是論文提到的混合鍵合間距代際路線：1500nm → 1000nm → 720nm → 480nm。這條路線與EUV的推進節奏完全脫鉤，卻橫跨多代產品，形成一條相對確定性的裝置需求曲線。論文還引入了一個名為Ratio的指標，即鍵合間距與頂層金屬間距之比，並指出該比值正朝1的方向演進。

對半導體產業鏈而言，這意味著價值池的分佈函式可能被重寫：先進封裝、混合鍵合、垂直互連等環節的權重上升，而傳統上由光刻節點主導的效能敘事，其獨佔性被削弱。當然，論文資料來自華為自身的量產晶片實測，其可復現性與第三方驗證仍需時間觀察，但方向本身已足以引發裝置與材料環節的重新評估。