高通宣布，其高带宽计算（HBC）内存架构已完成初步验证，该技术将用于公司即将推出的 Dragonfly 系列数据中心 AI 加速器。HBC 的核心思路是把多层 DRAM 直接堆叠在一颗小型计算裸片之上，让内存与计算硬件尽可能靠近，从而降低数据搬运的能耗与成本。高通表示，此次验证确认该技术可按预期工作，能效与内存带宽接近公司目标，为 2027 年进入量产、并让 Dragonfly AI250 在同年上半年出样铺平了道路。
HBC 最早在高通 2026 年投资者日上公布。它与 HBM 同属内存堆叠技术，但结构不同：HBM 将多颗 DRAM 裸片堆叠在基础裸片之上，再通过超宽内存总线连回主处理器；HBC 则把一颗小型计算裸片放在堆叠最底层，让最消耗内存带宽的运算直接在内存下方完成，再把结果送回封装内更大的主计算裸片。高通认为，这样可以省去 HBM 连接那一段相对较短但仍耗能的数据搬运，把节省的电力用于提升芯片性能，或在同等功耗下集成更多芯片。
成本是高通强调的另一卖点。HBM 的宽总线需要 CoWoS、EMIB 等先进封装来连接内存堆栈与计算裸片及内存控制器；HBC 把大部分计算负载移到堆叠底部的裸片上，计算裸片与主处理器之间的连接带宽需求随之下降，因此可用传统 2D 有机基板等更便宜的技术实现。不过 HBC 并未消除全部制造难点：它仍需用硅通孔（TSV）把多颗 DRAM 裸片（在高通方案中是晶圆）键合到另一颗裸片之上，只是复杂环节从“内存堆叠加裸片互连”缩减为“内存堆叠”。
在容量与带宽的平衡上，高通选择使用 LPDDR5X DRAM 裸片，而非 HBM 所用的薄型高性能裸片。公司尚未公布最终性能指标，但表示单条 HBC 堆栈的容量预计将超过当前 HBM4 方案。高通的整体论点是：相比 HBM、片上 SRAM 或封装外 LPDDR，HBC 在带宽上远胜外部 LPDDR、接近 HBM，同时不像片上 SRAM 那样受容量限制，也没有后两者的高成本，因而更适合 AI 推理对内存带宽与容量的双重需求。
验证环节，高通在圣迭戈实验室将早期 HBC 样品堆栈接入自动测试设备，分别以 LPDDR5X 器件和 HBC 器件两种模式进行测量。由于是早期样品，测试堆栈仅有 2 层 DRAM 裸片，而未来出货产品将有 4 层，因此目前尚未测试完整尺寸的堆栈。高通称，测试显示该 2 层堆栈的每瓦带宽达到 HBM4 的 5 倍。
对关注 AI 产业的读者而言，HBC 的意义在于它试图在 HBM 之外开辟一条内存路线。当前 AI 加速器普遍依赖 HBM，而 HBM 的产能与先进封装资源紧张、成本高企。若 HBC 能按计划在 2027 年出样并量产，高通有望以更低的封装成本提供接近 HBM 的带宽和更大的容量，从而在 AI 推理芯片市场形成差异化竞争。不过，从早期 2 层样品到 4 层量产堆栈仍有工程距离，最终性能、良率与客户采用情况尚待观察。