10月23日，科技播客主持人Dwarkesh Patel发布了一期特别节目，内容来自他在英特尔晶圆厂和研究实验室为期两天的走访。他与五位技术负责人对话，话题覆盖环绕栅极、背面供电、CFET以及英特尔与马斯克Terafab项目的合作。整场对话指向两个判断：芯片将继续向三维堆叠演进，但设备产能正成为比技术路线更紧迫的约束。

晶体管向上叠，散热是躲不开的账

芯片靠晶体管运算，晶体管是微型开关，栅极加电压则沟道导通，撤掉电压则关闭。器件缩小后沟道关不严、电流漏电，解决办法是让栅极从更多侧面管住沟道：平面晶体管只压住上面，FinFET把沟道立成薄鳍三面包住，环绕栅极则把沟道切成悬空薄带、每条裹满一圈。英特尔负责现有量产制程开发的Chris Auth称，环绕栅极早在90年代就被视为终极方案，但前面的应变硅、高K金属栅、FinFET一步都没有跳过。

下一步是CFET，把成对的N型和P型晶体管从并排放置改为上下叠放，同样面积能多放一倍，代价是层间走线更难、热量更难散。Chris认为到2045年结构会更激进，可能出现晶体管、互连、再晶体管、再互连的反复堆叠，存储芯片已经这么做了，NAND闪存有了三维结构，DRAM迟早也会走到这一步。他把限制算力的因素归为三件事：开关有多快、开关耗多少电、热怎么散出去。三维器件让散热问题更突出，但他表示这些问题能解决。至于落地时间，他给出保守判断：对技术扩展的能见度大约是四年，走到那之后觉得还能再做四年，但谈十年就很难说。

晶体管上方还要叠十几层金属连线，即互连，现在用铜。研究实验室的Jack Kavalieros等人在探索用钌替代：铜线要先铺衬垫才能粘牢，线越细衬垫占截面比例越大，钌可以直接刻蚀、不需要衬垫，交叉点大约在20纳米间距范围。他们也提醒，上一个节点选了钴，现在又回到铜，将来也许是钌。

芯片之间的连接：混合键合还有很长的跑道

先进封装技术开发部门总监Tyler Osborn讲解了芯片间的连接。节目旁白点出矛盾：芯片面积翻倍，边缘长度只翻倍，而芯片间的数据交换靠边缘进行，AI运算中数据搬运速度往往比运算本身更决定整体快慢。混合键合是解法之一，跳过焊点，把两颗芯片的铜接口直接对准、压合、加热连在一起，接点就能排得更密。Tyler给出数字：15年前一级互连间距是130到150微米，今天量产中的Foveros做到25微米，实验室里已在10微米以下，今年IEEE ECTC会议上有论文展示了0.45微米间距混合键合器件的可靠性数据。他的评价是这里有很长的跑道。

新结构晚十年才量产，英特尔给创新设额度

节目给出的时间线是：FinFET 1989年在实验室验证、2011年量产，环绕栅极1988年验证、2022年才由三星量产。中间要把约2000道工序磨合到稳定，每周能在晶圆上批量重复，良率也要达标。英特尔的教训来自10纳米节点。Chris回忆，当时缩放速度远超历史水平，又要在没有新工具的情况下完成，给流程和工程师带来很大负担。他认为最该推后的技术是EUV，当时结论是EUV还没准备好。结果是10纳米原定2016年、2018年才开始制造，台积电2019年把EUV投入量产，英特尔首个EUV制程2023年才出产品。Chris总结，一个节点里不要做太多创新，创新越多复杂度越高。英特尔为此设了阶段门，新技术从探路进入开发，良率、缺陷、性能必须全部达标，达不到就推到下一代。

同样的务实出现在晶圆厂会议室。Kevin Fischer在Hot Topics会议上要在信息不全时拍板，他说永远不会有完整的数据集，如果要等完整的数据集就已经太晚了。他举的例子是外延节瘤，外延是在晶圆表面一层层长出新的晶体，局部长疯会形成凸起，让相邻部位短路、晶体管失效。团队高度并行同时试多个方案，最高等级的加急批次叫HotBox 1，在每台设备上都有优先权，代价是拖累整个工厂，所以工厂的人不愿出这张牌。研究实验室里，新结构先做短流程样板，只做几道关键工序，测准了再拼成复杂器件。

CTO：算力要3倍，设备只够2倍

主持人提到ASML每年交付的EUV光刻机不到100台，要分给英特尔、台积电和SK海力士等。英特尔CTO Pushkar Ranade承认这是限制，同时表示EUV或ASML不是唯一的瓶颈，所有设备都出现了严重短缺。一个制程一旦确定，设备就被锁定，不能随便换一台不同的设备来做同一个制程。他的缓冲办法是节点之间尽量保持设备通用，从18A到14A也许80%的设备可以复用。当被问全球设备够不够把先进制程晶圆产量提高到10倍，他回答10倍不行，大概2倍可以。主持人指出AI行业十年来算力每年增长3倍，Pushkar说除非整条供应链都多产，否则增不了产出。他补充周期：设备订单18个月才能拿到货，那就进入2028年，再要新建厂房，基本上要到这个十年的尾声。

这背后是代工业的成本结构。Pushkar说一座晶圆厂建成后大约80%的成本是固定的，每多一个百分点的利用率都直接转成收入。他把行业集中也归到这里：四十年前有二十家代工厂，现在只剩三家。追赶台积电，他认为要补的是规模，技术已经到位，也许在性能、功耗或面积密度上差几个百分点。面对主持人引用的SemiAnalysis对比，他说不认同那个基准测试，他的标准是准时，可以差几个百分点但必须准时。资本开支方面，主持人给出台积电今年约500亿美元、英特尔约200亿美元，台积电已把2026年资本开支上调至600亿至640亿美元。Pushkar认为这个比较不公平，台积电几乎是所有人的代工厂，英特尔大部分是给自己做，随着外部客户增加开支会上去。

Terafab是外部压力的一个例子。Pushkar转述马斯克的想法：要么建Terafab，要么就没有芯片。主持人指出工具是瓶颈，全球硅的总量不会因此增加；Pushkar回应，电力、水、耗材可以扩，工具不行。他还说建一座晶圆厂的成本每4到5年翻一番，一台High-NA光刻机连同配套设备约4亿美元，这条曲线没法无限延伸。他给出一个思想实验：研究型晶圆厂里让人吃汉堡、抽雪茄，看看良率会怎样，但承认没有现有厂商愿意这么做，这是一个厌恶风险的行业。访谈最后，主持人建议英特尔像英伟达锁定内存那样大量承诺采购工具，Pushkar答，如果早知道今天所知道的，会在大约一年前就多投入，知道了现在的情况会投入更多。他还提到出售闪存业务，从后见之明看那不是最聪明的时机，并认为内存的供给缺口比算力更大。

同一台High-NA光刻机，英特尔与台积电算出两本账

High-NA是EUV的升级版，镜头数值孔径从0.33提高到0.55，单次曝光能印出的特征尺寸小约1.7倍。图案太密时一次印不出来，就要拆成两三遍分别印，每遍都占机器时间，也多一次出缺陷的机会。旁白算账：一台EUV约2亿美元，High-NA约贵一倍，能不能值回来取决于能少几遍曝光。Chris说两家公司对同一台设备得出不同结论，原因在架构。英特尔用背面供电，把粗的电源线迁到晶圆背面，正面只留细信号线，走线空间宽松，High-NA一次能直接印出来。他认为台积电没有背面供电，必须做更紧的间距，High-NA做不了，只能继续用双重曝光的EUV，对他们不是很有帮助，对英特尔则很有帮助。但这是英特尔一方的说法。市场此刻关心的是成本，台积电董事长魏哲家6月在股东会上称High-NA尚未量产的原因纯粹是成本，9月又有报道称台积电已同意从2030年起在量产中使用High-NA。英特尔把它留作14A的选项，Chris称会跟客户逐个讨论，它有价值也有增加的复杂度。

英特尔如今也替别家公司造芯片，要向客户提供工艺设计套件，写明这个工艺能造什么、按什么规则造。Chris承认英特尔几十年只做自家产品，没有正式的PDK流程，18A一开始是没有PDK的，客户反馈之后才补上，14A一开始就按这个标准做。