楷登电子（Cadence，Nasdaq: CDNS）9 月 23 日宣布扩大与台积电的合作，为 AI 与高性能计算（HPC）设计者提供更完整的先进制程支持。核心进展包括三项：其工具流程获得台积电 A14 制程认证、在 N3P 上展示了业界领先的 UALink 方案，以及推出面向 N3P 与 N2P 的硅验证 IP。双方表示，这一合作将把代理式 AI（agentic AI）芯片与 3D-IC 设计流程打通到台积电的 N3、N2、A16 与 A14 制程，并借助 3DFabric 支持容纳数百颗小芯片的晶圆级系统。
在工具认证方面，Cadence 的数字全流程、签核流程以及定制/模拟流程均已通过台积电 A16 与 A14 认证。数字全流程涵盖 Innovus 实现系统、用于 DTCO 的 Cerebrus 智能芯片探索器，以及 Tempus 时序与 ECO 方案、EMX 平面 3D 求解器、Voltus 电源完整性方案、Quantus 提取方案、Pegasus 验证系统、Liberate 表征产品组合与 Genus 综合方案。定制与模拟侧，Virtuoso Studio 支持设计规则正确的版图生成与向 A16、A14 的自动设计迁移，官方称可将迭代次数最多减少 2.5 倍，并提升 AI、HPC 与移动 SoC 的一次流片成功率。
IP 层面的进展同样密集。UCIe-64G 已在台积电 A14 上完成流片，LPDDR6 IP 处于开发中，面向计算小芯片的 HPC 与 AI 存储 IP 及其他协议已被列为优先开发项。面向 A14 的 Artisan 基础 IP 与混合信号 IP 也在开发中，预计 2026 年第四季度可用，涵盖标准单元、GPIO 与面向 HPC/AI 及网络应用的存储器编译器。
针对基础设施 AI 与物理 AI 应用，Cadence 的模拟、数字与签核工具流程已获 N2P 认证。Virtuoso 版图套件新增增强型连接模型，提供可量产的定制设计环境以加快设计启动。已流片的 N2P IP 包括 DDR5、LPDDR5 与 PCIe 6.0，PCIe 3.0 IP 预计 2026 年第四季度流片；N2P 硅上的 UCIe-64G IP 正在测试实验室中，并已在 N3P 上完成表征。
3D-IC 与先进封装是此次合作的另一重点。Cadence 方案现已支持台积电 SoW-X 全设计流程，可处理数百颗小芯片与数百万个凸点，同时支持 5 倍光罩尺寸的 CoWoS-L 类先进封装设计，并能通过 Integrity 3D-IC 集成 SoIC、eDTC、MIMCap、IVR、HBM 逻辑基底芯片与基板等关键组件。基于预仿真的裸片间自动布线流程已随 Allegro 基板布线与 OmniRoute 先进互连布线器获得认证，可自动推导面向所有 CoWoS 架构的信号完整性优化布线策略，并针对 UCIe 要求。台积电 COUPE（紧凑型通用光子引擎）已可与 Cadence 224G SerDes IP 集成，该 IP 对齐 UALink、ESUN、UltraEthernet 与 CPO 生态，补充了包括 HBM4/4E、LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0 与 UCIe 64G 在内的 HPC/AI IP 组合。
客户侧已有落地案例。创意电子（Global Unichip Corp.，GUC）利用 Cadence 方案在台积电先进制程上交付面向 AI 加速器与超大规模系统的定制芯片，Cadence 驱动的自动化帮助其降低新制程项目的进度风险。创意电子资深副总经理 Louis Lin 表示，随着设计向 N3P、N2P 等先进制程迁移，成功取决于对日益复杂的系统需求进行紧密优化，尤其在早期采用阶段进度风险最高，Cadence 方案提供了所需的可预测性、性能与硅相关性。
从产业视角看，EDA 工具与 IP 在最新制程上的认证与流片进度，往往是芯片客户能否尽早启动新节点设计的先决条件。台积电 A14、A16 等节点面向的是下一轮 AI 与 HPC 算力需求，而 UALink、UCIe、224G SerDes 等互连 IP 的成熟度，则关系到多芯片、晶圆级系统能否从架构设想走向可量产设计。Cadence 与台积电此番把合作范围从单一工具认证扩展到 IP、3D-IC 与光子互连，反映的是先进制程竞争正从晶体管层面延伸到设计生态与封装互连的整体协同。相关进展将在 2026 年台积电 OIP 生态论坛上进一步展示。