长鑫存储（CXMT）总裁曹堪宇在周六举行的集成电路与芯粒大会上透露，公司首款4F² DRAM产品将是一款面向服务器的DDR5 RDIMM，预计在2026年底前推出。这是长鑫首次明确其下一代存储单元架构的落地形态，但除时间点与单元设计外，容量、速度、制程节点、目标客户及量产规模均未公布。

4F²是一种更密集的存储单元布局，目前尚未商业化。其单元面积为2F×2F，在相同特征尺寸下约为当前主流6F²单元的三分之二，设计上普遍将晶体管竖立起来。曹堪宇介绍，长鑫的方案采用垂直环绕栅极（VSG）晶体管，沟道垂直站立、栅极环绕包裹，从而实现更强的栅极控制并减少漏电；更关键的是，晶体管竖立后单元面积得以缩小。他补充说，长鑫已拥有超过300个与4F²相关的公开专利族。

长鑫在该技术上已有多年积累，2021年、2023年和2025年均有论文发表，并在IEDM 2023上展示过一个8Gb全阵列研究样品。曹堪宇还提及公司自2019年启动的混合键合工作，并已有相关专利公开。

行业整体也在向4F²演进，方向是借助3D方案将DRAM与CMOS工艺解耦，再通过晶圆级混合键合组合，使逻辑与单元密度可独立优化。三星在ISSCC 2026论文中展示了16Gb、10nm级4F² DRAM设计，同样采用垂直沟道晶体管（VCT），并将阵列通过晶圆对晶圆混合铜键合堆叠在外围电路之上，三星称该键合在相同设计规则下可将每片晶圆裸片数提升超过20%。据The Elec报道，三星已在sub-10nm“10a”工艺上做出可工作的4F² VCT裸片，量产目标为2028年，但后续韩国媒体报道称该版本已拆分为“D0a-V”且无时间表，4F²的采用亦无明确日程。SK海力士在VLSI 2025上公布了4F²垂直栅极平台及10nm以下节点的3D DRAM计划，电路键合在单元阵列下方；同一报道称其4F²首秀落在10b节点，比三星的10a晚一步。美光的计划则相对模糊，2026年尚无广泛报道的明确表态。

值得注意的是，此次公告未提及产能、速度、裸片密度、制程节点、具名客户或目标出货量。目前外界掌握的仅是一个时间点与一种据称的单元设计——尽管有文献支撑，但尚无任何长鑫外部机构测试过的产品。除曹堪宇的演讲外，长鑫在中英文新闻室均未发布相关稿件。韩国媒体报道称，长鑫初期产品可能仅部分采用4F²，且稳定量产本身是另一项挑战。距离年底约剩11周，长鑫实际交付什么值得关注。

从产业角度看，长鑫近期在制造与市场份额上频频成为焦点：其第五代G5 DRAM技术平台于9月20日宣布并已量产；TrendForce数据显示，长鑫第二季度全球DRAM营收份额为9.5%，高于第一季度的7.6%，位列第四。去年11月，长鑫还展示了DDR5-8000与LPDDR5X-10667。若4F²服务器RDIMM如期落地，将意味着这家中国主要DRAM厂商开始从追赶者向下一代架构的参与者转变，但量产良率与客户验证仍是关键变量。