AMD 在 Advancing AI 2026 活動及一份白皮書中，詳細公佈了下一代伺服器 CPU EPYC 9006 系列（代號 Venice）的產品線。這是 AMD 迄今為止規模最大的一代 EPYC 產品，基於全新的 Zen 6 架構，採用 台積電 2nm 工藝，並計劃在 2027 年晚些時候推出首款支援 LPDDR 記憶體的 AI 專用型號。
與上一代 Turin 家族類似，AMD 繼續為伺服器處理器生產兩種 CCD 小晶片：高效能的 Zen 6 和高密度的 Zen 6c。不同之處在於，這一代兩種 CCD 均採用 台積電 2nm 工藝，而 Turin 時代兩者工藝節點不同，這意味著未來 Zen 6 與 Zen 6c 的對比將更為直接。
核心數量是本次升級最顯著的變化。得益於 2nm 的密度提升，高密度 Venice 晶片最高可搭載 256 個 CPU 核心，比 Turin Dense 的 192 核多出 64 核（約 33%）。而目前披露的最高核心數 Zen 6 晶片為 96 核，低於 Turin 世代的 128 核。由此，高密度 Venice 配置的核心數可達高效能配置的 2.66 倍，遠高於 Turin Dense 時代的 1.5 倍。
頻率方面，根據 AMD 已公佈的 SKU 列表，最快的 Venice Zen 6 晶片最高頻率為 5.0GHz，與 Turin 持平；而高密度 Zen 6c 晶片最高頻率為 4.1GHz，比 Turin Dense 高出約 400MHz。這意味著核心數差距擴大的同時，頻率差距在縮小。
AMD 尚未披露每個 CCD 的具體核心數，但已展示了一顆組裝好的 Venice Zen 6 晶片，包含 8 個 CCD 和 2 個 IOD。據此可合理推斷，Venice 的 Zen 6 CCD 每個將配備 12 個 CPU 核心，高於 Zen 5 世代的每 CCD 8 核。
快取方面，Zen 6 家族每個 CCD 的每個核心搭配 4MB L3 快取，Zen 6 和 Zen 6c 均如此。這意味著高效能 EPYC 9006 處理器最高可配備 384MB L3 快取，而高密度晶片最高可達 1024MB。與 Zen 5 相比，高密度小晶片的每核 L3 快取翻倍，常規小晶片則保持不變。
除 CPU 核心外，新一代 IOD 也帶來重大改進。Venice 將支援最高 16 個記憶體通道，高於 Turin 的 12 個；同時支援更高的記憶體頻率，並引入 MRDIMM 和 PCIe Gen6。這些升級旨在幫助 AMD 在伺服器市場保持勢頭，並滿足 AI 市場對記憶體頻寬和 I/O 日益增長的需求。
AMD 此次產品線覆蓋從傳統伺服器到最新 AI 系統的廣泛場景，尤其強調其第一代 Helios 機架級系統。隨著 EPYC 9006 釋出臨近，AMD 正試圖以更完整的產品組合，在資料中心 CPU 市場爭取更大份額。