長鑫儲存（CXMT）總裁曹堪宇在週六舉行的積體電路與芯粒大會上透露，公司首款4F² DRAM產品將是一款面向伺服器的DDR5 RDIMM，預計在2026年底前推出。這是長鑫首次明確其下一代儲存單元架構的落地形態，但除時間點與單元設計外，容量、速度、製程節點、目標客戶及量產規模均未公佈。

4F²是一種更密集的儲存單元佈局，目前尚未商業化。其單元面積為2F×2F，在相同特徵尺寸下約為當前主流6F²單元的三分之二，設計上普遍將電晶體豎立起來。曹堪宇介紹，長鑫的方案採用垂直環繞柵極（VSG）電晶體，溝道垂直站立、柵極環繞包裹，從而實現更強的柵極控制並減少漏電；更關鍵的是，電晶體豎立後單元面積得以縮小。他補充說，長鑫已擁有超過300個與4F²相關的公開專利族。

長鑫在該技術上已有多年積累，2021年、2023年和2025年均有論文發表，並在IEDM 2023上展示過一個8Gb全陣列研究樣品。曹堪宇還提及公司自2019年啟動的混合鍵合工作，並已有相關專利公開。

行業整體也在向4F²演進，方向是藉助3D方案將DRAM與CMOS工藝解耦，再通過晶圓級混合鍵合組合，使邏輯與單元密度可獨立最佳化。三星在ISSCC 2026論文中展示了16Gb、10nm級4F² DRAM設計，同樣採用垂直溝道電晶體（VCT），並將陣列通過晶圓對晶圓混合銅鍵合堆疊在外圍電路之上，三星稱該鍵合在相同設計規則下可將每片晶圓裸片數提升超過20%。據The Elec報道，三星已在sub-10nm“10a”工藝上做出可工作的4F² VCT裸片，量產目標為2028年，但後續韓國媒體報道稱該版本已拆分為“D0a-V”且無時間表，4F²的採用亦無明確日程。SK海力士在VLSI 2025上公佈了4F²垂直柵極平台及10nm以下節點的3D DRAM計劃，電路鍵合在單元陣列下方；同一報道稱其4F²首秀落在10b節點，比三星的10a晚一步。美光的計劃則相對模糊，2026年尚無廣泛報道的明確表態。

值得注意的是，此次公告未提及產能、速度、裸片密度、製程節點、具名客戶或目標出貨量。目前外界掌握的僅是一個時間點與一種據稱的單元設計——儘管有文獻支撐，但尚無任何長鑫外部機構測試過的產品。除曹堪宇的演講外，長鑫在中英文新聞室均未釋出相關稿件。韓國媒體報道稱，長鑫初期產品可能僅部分採用4F²，且穩定量產本身是另一項挑戰。距離年底約剩11周，長鑫實際交付什麼值得關注。

從產業角度看，長鑫近期在製造與市場份額上頻頻成為焦點：其第五代G5 DRAM技術平台於9月20日宣佈並已量產；TrendForce資料顯示，長鑫第二季度全球DRAM營收份額為9.5%，高於第一季度的7.6%，位列第四。去年11月，長鑫還展示了DDR5-8000與LPDDR5X-10667。若4F²伺服器RDIMM如期落地，將意味著這家中國主要DRAM廠商開始從追趕者向下一代架構的參與者轉變，但量產良率與客戶驗證仍是關鍵變數。