楷登電子（Cadence，Nasdaq: CDNS）9 月 23 日宣佈擴大與台積電的合作，為 AI 與高效能運算（HPC）設計者提供更完整的先進製程支援。核心進展包括三項：其工具流程獲得台積電 A14 製程認證、在 N3P 上展示了業界領先的 UALink 方案，以及推出面向 N3P 與 N2P 的矽驗證 IP。雙方表示，這一合作將把代理式 AI（agentic AI）晶片與 3D-IC 設計流程打通到台積電的 N3、N2、A16 與 A14 製程，並藉助 3DFabric 支援容納數百顆小晶片的晶圓級系統。
在工具認證方面，Cadence 的數字全流程、籤核流程以及定製/模擬流程均已通過台積電 A16 與 A14 認證。數字全流程涵蓋 Innovus 實現系統、用於 DTCO 的 Cerebrus 智慧晶片探索器，以及 Tempus 時序與 ECO 方案、EMX 平面 3D 求解器、Voltus 電源完整性方案、Quantus 提取方案、Pegasus 驗證系統、Liberate 表徵產品組合與 Genus 綜合方案。定製與模擬側，Virtuoso Studio 支援設計規則正確的版圖生成與向 A16、A14 的自動設計遷移，官方稱可將迭代次數最多減少 2.5 倍，並提升 AI、HPC 與移動 SoC 的一次流片成功率。
IP 層面的進展同樣密集。UCIe-64G 已在台積電 A14 上完成流片，LPDDR6 IP 處於開發中，面向計算小晶片的 HPC 與 AI 儲存 IP 及其他協議已被列為優先開發項。面向 A14 的 Artisan 基礎 IP 與混合訊號 IP 也在開發中，預計 2026 年第四季度可用，涵蓋標準單元、GPIO 與面向 HPC/AI 及網路應用的儲存器編譯器。
針對基礎設施 AI 與物理 AI 應用，Cadence 的模擬、數字與籤核工具流程已獲 N2P 認證。Virtuoso 版圖套件新增增強型連線模型，提供可量產的定製設計環境以加快設計啟動。已流片的 N2P IP 包括 DDR5、LPDDR5 與 PCIe 6.0，PCIe 3.0 IP 預計 2026 年第四季度流片；N2P 矽上的 UCIe-64G IP 正在測試實驗室中，並已在 N3P 上完成表徵。
3D-IC 與先進封裝是此次合作的另一重點。Cadence 方案現已支援台積電 SoW-X 全設計流程，可處理數百顆小晶片與數百萬個凸點，同時支援 5 倍光罩尺寸的 CoWoS-L 類先進封裝設計，並能通過 Integrity 3D-IC 整合 SoIC、eDTC、MIMCap、IVR、HBM 邏輯基底晶片與基板等關鍵元件。基於預模擬的裸片間自動佈線流程已隨 Allegro 基板佈線與 OmniRoute 先進互連佈線器獲得認證，可自動推導面向所有 CoWoS 架構的訊號完整性最佳化佈線策略，並針對 UCIe 要求。台積電 COUPE（緊湊型通用光子引擎）已可與 Cadence 224G SerDes IP 整合，該 IP 對齊 UALink、ESUN、UltraEthernet 與 CPO 生態，補充了包括 HBM4/4E、LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0 與 UCIe 64G 在內的 HPC/AI IP 組合。
客戶側已有落地案例。創意電子（Global Unichip Corp.，GUC）利用 Cadence 方案在台積電先進製程上交付面向 AI 加速器與超大規模系統的定製晶片，Cadence 驅動的自動化幫助其降低新制程專案的進度風險。創意電子資深副總經理 Louis Lin 表示，隨著設計向 N3P、N2P 等先進製程遷移，成功取決於對日益複雜的系統需求進行緊密最佳化，尤其在早期採用階段進度風險最高，Cadence 方案提供了所需的可預測性、效能與矽相關性。
從產業視角看，EDA 工具與 IP 在最新制程上的認證與流片進度，往往是晶片客戶能否儘早啟動新節點設計的先決條件。台積電 A14、A16 等節點面向的是下一輪 AI 與 HPC 算力需求，而 UALink、UCIe、224G SerDes 等互連 IP 的成熟度，則關係到多晶片、晶圓級系統能否從架構設想走向可量產設計。Cadence 與台積電此番把合作範圍從單一工具認證擴充套件到 IP、3D-IC 與光子互連，反映的是先進製程競爭正從電晶體層面延伸到設計生態與封裝互連的整體協同。相關進展將在 2026 年台積電 OIP 生態論壇上進一步展示。