西門子與輝達在計算光刻領域的合作取得新進展。雙方將輝達的cuLitho庫與西門子Calibre製造軟體整合，目標是讓複雜的光罩最佳化在全晶片尺度上變得可行。西門子於2026年10月14日公佈這一進展，並稱該整合使全晶片光學鄰近校正（OPC）工作負載最高提速12倍。

計算光刻解決的是一個製造環節的根本問題：工程師設計的電路圖案並不會自動精準地印到矽片上。當特徵尺寸極小，衍射等物理效應會使投影影像發生畸變。計算光刻通過預測這些效應並調整光罩幾何形狀，使最終晶圓圖案更接近設計意圖。輝達將這一過程描述為電磁物理、光化學、計算幾何與迭代最佳化的結合，隨著製程微縮，計算負擔持續加重。

西門子特別指出，向高數值孔徑極紫外光刻（High-NA EUV）過渡帶來了新的挑戰。逆光刻技術（ILT）等先進方法需要大量算力，可能迫使工程師在最佳化深度與交付週期之間做取捨。ILT從目標晶圓圖案反向推導光罩形狀，這些形狀可能包含複雜曲線而非傳統直線邊緣。輝達認為，ILT與曲線光學鄰近校正都是加速計算能直接受益的應用場景。

對提速數字需要審慎解讀。西門子給出的模擬提速區間為至少10倍至17倍，針對的是特定工作負載，與全晶片OPC的12倍 headline 數字屬於不同計算任務。這些資料並不代表整個晶片製造流程都能獲得同等加速，也不保證每個客戶配置下效果一致。

更快的模擬不僅意味著同一計算能更早完成，還可能改變工程師“算得起什麼”。面對固定截止日期，團隊可以利用額外算力評估更多候選修正方案、研究困難圖案或考察更廣的製造條件範圍，價值在於在既定時間內做出更好的決策。西門子的技術討論將計算光刻描述為連線軟體模型、光罩幾何、晶圓曝光與測量結果的反饋迴路，加速可使最佳化覆蓋更大設計區域，並將原本數週的週轉時間壓縮至數天。公司還提到可能降低能耗與計算基礎設施佔用。

對製造商而言，這構成一道經濟題：更充分的分析有助於在昂貴製造投入前識別脆弱圖案，但商業論證必須計入GPU基礎設施、軟體、整合與運營成本。有意義的客戶對比應衡量總週轉時間、修正質量、能耗以及認證加速工作流所需投入。

這一合作與AI的關聯在於計算能力與可製造性之間的連線。設計出強大處理器只是商業化的一部分，其物理圖案還必須被穩定生產出來。支援這一轉移的軟體改進，因此構成未來AI晶片背後的基礎設施，儘管不如處理器架構進步那樣顯眼。兩者還存在相互強化的關係：加速計算幫助更先進半導體為量產做好準備，而未來半導體又能提供更多算力。西門子將這一迴圈視為持續進步的重要機制，其意義最終取決於在擴大有效最佳化量的同時能否保持精度。