AI叢集的規模擴張正在推動光互連從資料中心外部走向晶片封裝內部。隨著頻寬需求持續攀升，傳統的電氣互連在傳輸距離、功耗和訊號完整性方面遭遇瓶頸，共封裝光學（CPO）技術應運而生，將光引擎從伺服器前面板移至處理器或交換晶片旁邊，以縮短電訊號路徑、降低每位元傳輸功耗並提升頻寬密度。目前，台積電、英特爾、三星和格芯四大晶圓廠已公開各自的CPO製造策略，路線差異顯著，反映出行業對下一代AI互聯的不同技術判斷。

台積電憑藉其COUPE（Compact Universal Photonic Engine）技術，規劃了從可插拔光模組到封裝內光引擎的三階段演進路線。第一階段“COUPE on PCB”採用SoIC-X鍵合技術，將65nm電子積體電路（EIC）與光子積體電路（PIC）結合，面向OSFP光模組，提供1.6Tbps頻寬，功耗效率為銅互連的兩倍。第二階段“COUPE on substrate”轉向真正的共封裝光學，將COUPE與CoWoS先進封裝技術整合，與網路交換ASIC共封裝，實現6.4Tbps聚合頻寬，功耗效率提升兩倍，延遲降低十倍，適用於NVLink、乙太網路和InfiniBand交換機等場景。第三階段“COUPE on interposer”將12.8Tbps光引擎直接整合到處理器封裝內，預計功耗效率提升五倍，延遲降低二十倍，但台積電稱該階段仍屬探索性，尚未公佈商業化時間表。台積電的微環調變器（MRM）技術也在同步演進，從2026年的200Gb/s單波長逐步升級至2030年的400Gb/s多波長，頻寬密度從0.5Tbps/mm提升至4Tbps/mm。

英特爾的CPO策略則依託其矽光和先進封裝能力，計劃將光引擎整合到EMIB（嵌入式多晶片互連橋接）封裝中，目標在2025年實現4Tbps頻寬，並計劃在2026年推出8Tbps版本。英特爾強調其方案在功耗和成本上的優勢，但具體技術細節尚未完全公開。

三星則採用混合整合路線，將光引擎與2.5D/3D封裝技術結合，計劃在2026年推出3.2Tbps光引擎，並逐步提升至12.8Tbps。三星的路線圖更側重於與自家儲存器業務的協同，但市場對其CPO技術的成熟度仍存疑慮。

格芯則聚焦於矽光子平台，其GF Fotonix平台將光子元件與CMOS電路整合在同一晶片上，計劃在2025年提供1.6Tbps光引擎，並規劃了3.2Tbps和6.4Tbps的演進路徑。格芯的策略更偏向於為特定客戶提供定製化解決方案，而非大規模通用產品。

四大晶圓廠的路線圖差異明顯：台積電憑藉其封裝生態和客戶基礎（如輝達）佔據先機，英特爾和三星則試圖通過差異化技術切入，格芯則專注於細分市場。這些策略的成敗將直接影響AI叢集的互聯架構，進而影響整個AI算力產業鏈的競爭格局。對於投資者而言，CPO技術的商業化程序和各家晶圓廠的量產能力將是未來幾年值得關注的關鍵變數。