英特尔周一宣布，其采用High-NA EUV光刻机处理的300毫米晶圆数量已超过100万片，距离首台设备组装完成不到两年半。这一里程碑使英特尔在High-NA EUV的累计使用量上超过了行业其他公司的总和，成为该技术领域无可争议的先行者。

英特尔目前拥有两台ASML Twinscan EXE:5000光刻机以及至少一台EXE:5200B扫描机。今年早些时候，英特尔已认证High-NA EUV可用于其18A制程，这些设备目前正用于生产部分Panther Lake处理器。值得注意的是，截至2025年2月底，英特尔使用High-NA工具处理的晶圆约为3万片，而到2026年9月已突破百万片，累计利用率实现了巨大飞跃。这一增长不仅得益于设备数量的增加（从两台EXE:5000扩展到三台，并引入速度更快的EXE:5200B），更反映了英特尔在High-NA工艺成熟度上的快速提升。

英特尔在High-NA领域的领先地位也体现在与ASML的对比中。ASML今年4月宣布，其已出货的所有High-NA EUV扫描机累计处理晶圆数超过50万片，可用率超过80%。而英特尔一家就处理了超过100万片，这意味着其High-NA使用量已超过全球其他所有厂商的总和。

在推进High-NA量产的同时，英特尔也在积极推动6×12英寸光罩的研发，以解决High-NA EUV带来的拼接（stitching）问题。传统0.33-NA EUV采用4倍放大，配合6英寸光罩可曝光26×33毫米的完整场域；而0.55-NA High-NA EUV采用各向异性的4倍/8倍放大，同样6×6英寸光罩在晶圆上只能提供约26×16.5毫米的半场。因此，对于原本适合常规EUV场域的大型芯片，High-NA必须通过两次曝光拼接完成，这带来了多重挑战。

拼接首先会显著降低产能：在EXE:5200B上，吞吐量从每小时175片降至每小时125片。其次，芯片设计必须考虑拼接限制，导致布局自由度下降。更关键的是，两次曝光必须极其精确地对准，任何微小偏差都可能导致跨拼接边界的线条或通孔变形、互连断裂，从而产生缺陷、降低良率——这对大型CPU和GPU芯片而言代价尤为高昂。

为摆脱拼接，业界（以英特尔为首）计划转向更大的6×12英寸光罩，从而在一次曝光中实现完整的26×33毫米场域。然而，这一转变并非易事。光罩尺寸翻倍意味着整个光罩生态系统需要重大调整，包括掩膜版基板、沉积、蚀刻、检测、计量、清洁、保护膜、光罩写入机以及处理系统等。更重要的是，High-NA EUV扫描机本身也可能需要修改或重新设计以适应更大的光罩，这将是半导体供应链的一次大规模重组。

目前，ASML和英特尔均未确认现有或规划中的High-NA EUV扫描机能否改造以支持更大光罩。根据ASML的路线图，2033年前后推出的所有High-NA EUV机型均围绕6×6英寸掩膜版和拼接设计。因此，行业是否会转向6×12英寸光罩仍是未知数，但英特尔显然是推动这一变革的主要倡导者。

如果这一努力最终成功，英特尔将有望在数十年内定义投影光刻的新标准，从而获得难以估量的先发优势。这不仅关乎英特尔自身的制程竞争力，也可能重塑整个半导体制造设备与材料供应链的格局。对于关注AI算力基础设施的投资者而言，High-NA EUV的成熟与普及将直接影响未来几代先进芯片的成本与性能，进而牵动AI芯片的供给与定价。