新思科技（Synopsys）近日公布了其宣称的首款3D PCIe 6.0测试芯片的硅验证结果。该芯片采用5nm工艺，将PCIe PHY集成在面对面（face-to-face）堆叠封装中，每通道速率达64 GT/s，八通道链路总带宽128 GB/s，使用PAM4信令，接收端眼图满足标准误码率要求。新思科技表示，这一成果是通过拆分现有2D PCIe 6.0测试芯片、添加硅通孔（TSV）并针对3D工艺设计套件重新进行电路设计和签核而实现的。

在传统单片芯片中，PCIe PHY位于裸片边缘，紧邻封装I/O连接，以缩短到基板的走线长度，减少衰减和反射。2.5D封装通过将PHY放置在最外层小芯片的外缘来保持这种布局。然而，面对面混合键合改变了这一格局：底部裸片翻转后，其再分布层与上方逻辑裸片的再分布层相接，导致PCIe PHY背向需要连接的基板。信号只能通过穿透硅片的硅通孔传输。每个TSV都穿过有源硅，需要缓冲区域，因此不能随意放置。

新思科技产品管理执行总监Manmeet Walia对《Electronic Design》表示，信号路由必须上升到上层金属层再反向下降，而“很少能直接向下钻入封装基板”。他还指出，3D封装中电迁移和布局规则变化显著，通孔数量是带宽与信号干扰之间的权衡，而客户逻辑位于PHY通往基板路径上方也是一大挑战，新思预计将通过逐设计迭代解决。

PAM4信令比PCIe 5.0使用的NRZ信令对误差的容忍度更低，因为每个符号携带两个比特。相比之下，富士通的Monaka处理器采用相反策略：将四个承载144个Armv9内核的N2计算小芯片面对面堆叠在N5 SRAM小芯片上，使用混合铜键合，而将内存控制器和12个DDR5通道的PHY放在独立的较大I/O裸片上，而非集成在键合堆叠内。

PCIe代际更新过去大多间隔五至七年，如今约每两年发布一次，Gen 8规范预计2028年推出，每通道速率达256 GT/s。Walia还透露，随着3.5D封装的引入，PCIe PHY将完全从底部裸片中移除，改用UCIe，并移至中介层上的侧边小芯片，作为以太网、PCIe和CXL的多协议枢纽。新思尚未给出具体时间表，其博客称领先客户正在评估用于堆叠顶部裸片的埃米级工艺技术。

这一成果对AI芯片和高速互连领域具有参考意义：3D堆叠封装有望提升带宽密度和能效，但设计复杂度也随之增加。新思科技作为EDA和IP供应商，其验证结果或为后续3D芯片设计提供方法论参考。不过，该测试芯片仍处于早期验证阶段，距离大规模商用尚需时日。