新思科技（Synopsys）近日公佈了其宣稱的首款3D PCIe 6.0測試晶片的矽驗證結果。該晶片採用5nm工藝，將PCIe PHY整合在面對面（face-to-face）堆疊封裝中，每通道速率達64 GT/s，八通道鏈路總頻寬128 GB/s，使用PAM4信令，接收端眼圖滿足標準誤位元速率要求。新思科技表示，這一成果是通過拆分現有2D PCIe 6.0測試晶片、新增矽通孔（TSV）並針對3D工藝設計套件重新進行電路設計和籤核而實現的。

在傳統單片晶片中，PCIe PHY位於裸片邊緣，緊鄰封裝I/O連線，以縮短到基板的走線長度，減少衰減和反射。2.5D封裝通過將PHY放置在最外層小晶片的外緣來保持這種佈局。然而，面對面混合鍵合改變了這一格局：底部裸片翻轉後，其再分佈層與上方邏輯裸片的再分佈層相接，導致PCIe PHY背向需要連線的基板。訊號只能通過穿透矽片的矽通孔傳輸。每個TSV都穿過有源矽，需要緩衝區域，因此不能隨意放置。

新思科技產品管理執行總監Manmeet Walia對《Electronic Design》表示，訊號路由必須上升到上層金屬層再反向下降，而“很少能直接向下鑽入封裝基板”。他還指出，3D封裝中電遷移和佈局規則變化顯著，通孔數量是頻寬與訊號干擾之間的權衡，而客戶邏輯位於PHY通往基板路徑上方也是一大挑戰，新思預計將通過逐設計迭代解決。

PAM4信令比PCIe 5.0使用的NRZ信令對誤差的容忍度更低，因為每個符號攜帶兩個位元。相比之下，富士通的Monaka處理器採用相反策略：將四個承載144個Armv9核心的N2計算小芯片面對面堆疊在N5 SRAM小晶片上，使用混合銅鍵合，而將記憶體控制器和12個DDR5通道的PHY放在獨立的較大I/O裸片上，而非整合在鍵合堆疊內。

PCIe代際更新過去大多間隔五至七年，如今約每兩年釋出一次，Gen 8規範預計2028年推出，每通道速率達256 GT/s。Walia還透露，隨著3.5D封裝的引入，PCIe PHY將完全從底部裸片中移除，改用UCIe，並移至中介層上的側邊小晶片，作為乙太網路、PCIe和CXL的多協議樞紐。新思尚未給出具體時間表，其部落格稱領先客戶正在評估用於堆疊頂部裸片的埃米級工藝技術。

這一成果對AI晶片和高速互連領域具有參考意義：3D堆疊封裝有望提升頻寬密度和能效，但設計複雜度也隨之增加。新思科技作為EDA和IP供應商，其驗證結果或為後續3D晶片設計提供方法論參考。不過，該測試晶片仍處於早期驗證階段，距離大規模商用尚需時日。