先進封裝正在接過摩爾定律的下一棒。據Yole Group今年7月17日釋出的《Status of the Advanced Packaging Industry 2026》報告，2025年全球先進封裝市場規模為550億美元，預計到2031年將超過1200億美元，屆時先進封裝將佔整個半導體封裝營收的多數席位。這一判斷的背景是，製程微縮的邊際收益正在迅速衰減，先進封裝被推到了算力堆疊方案的核心位置。

Yole高階分析師Bilal Hachemi在報告中指出，先進封裝已不再是後端流程的邊角料，而是決定AI算力可用性、記憶體頻寬、供電能力和系統成本的物理層，這是一個結構性轉變，而不只是一輪增長週期。這意味著封裝環節的決定權開始向上遊位移，整條供應鏈的節點和利潤分佈都將重新劃分。

Chiplet：換一條路把晶片做大

先進封裝要回答的第一個問題是：單顆晶片做不大怎麼辦？過去十年，行業預設做法是讓電晶體密度按節點翻倍，從28nm到7nm到3nm，每一代製程都讓單顆晶片的電晶體數量再上一個台階。但到了2nm以下，柵極長度接近幾個原子層，量子隧穿、互連電阻、漏電流、散熱等問題集中出現，繼續微縮的成本曲線迅速變陡。

Chiplet架構提供了一條替代路徑：把單顆大尺寸晶片拆成幾顆面積較小的小晶片，每顆用最合適的工藝節點單獨製造，再用先進封裝技術拼回一個完整系統。這條路徑的效能上限由晶片間互連的頻寬和延遲決定，而不是某一個製程節點的物理極限。

UCIe聯盟正在為這條路徑做標準化。UCIe（Universal Chiplet Interconnect Express）是一個開放的Die-to-Die互連標準，2022年由Intel、AMD、Arm、台積電、三星等公司共同發起。聯盟在2024年釋出2.0規範，2025年8月6日釋出3.0規範。根據UCIe聯盟官網的規格說明，3.0版本的核心變化有兩條：資料速率提升到48 GT/s和64 GT/s兩個檔位，是2.0版本32 GT/s的兩倍；同時引入執行時重校準、擴充套件邊帶傳輸（覆蓋距離延伸至100毫米）、連續傳輸協議等改進，並保持對前幾代規範的完全向後相容。

這條標準的產業含義比較直接：Chiplet之間“對話”的頻寬在一年內翻了一倍。對於HPC和AI加速器這類重資料搬運的負載，封裝端頻寬翻倍，相當於在不依賴最新制程的前提下，把系統有效算力再拉高一檔。國內對UCIe標準的接入也在跟進，芯動科技（InnoSilicon）的官網頁面公開列出了基於UCIe協議的Chiplet IP解決方案（INNOLINK）；長電科技、通富微電、華天科技等頭部封測廠商也在投資者互動中披露了Chiplet相關技術儲備。

混合鍵合：從微米向亞微米推進

如果說Chiplet回答的是“怎麼切”，那混合鍵合（Hybrid Bonding）回答的就是“怎麼拼”。傳統封裝的晶片間互連方式是微凸塊（micro-bump），在兩個晶片的焊盤之間塞上直徑幾十微米的錫球。這種工藝成熟、便宜，但當晶片間需要傳遞的資料量越來越大，每平方毫米能塞下的凸塊數量就成了天花板。

混合鍵合換了一條路線，用銅-銅直接鍵合替代錫球凸塊，讓兩個晶圓的銅柱在晶圓級別直接對接，中間沒有焊料，也沒有焊盤間距的限制。結果是單位面積互連密度可以比傳統凸塊工藝高出一個量級，代價是工藝難度陡升：兩片晶圓要在奈米級平整度下對準、共晶鍵合，任何顆粒汙染都可能讓整片晶圓報廢。

Intel在先進封裝上的代表方案是Foveros Direct 3D。Intel Foundry在2025年11月釋出的《Foveros Direct 3D Technology Brief》中給出了關鍵技術引數：Foveros Direct 3D採用銅-銅直接鍵合（bumpless bonding），互連間距可以做到sub-10μm（小於10微米），相比傳統微凸塊技術，互連密度可提升約10倍。Intel把這條路線納入了Foveros系列的演進框架：傳統封裝→Foveros 2.5D（橫向拼接）→EMIB 3.5D（嵌入式矽橋）→Foveros Direct 3D（垂直混合鍵合），每一檔技術背後對應一次互聯密度的量級提升。官方簡報把這條路線總結為五點價值：效能最佳化、熱管理增強、空間效率提升、異構整合經濟性、可擴充套件性。

CoWoS、台積電與咽喉節點

先進封裝的市場結構長期由一家公司主導——台積電。台積電的CoWoS（Chip-on-Wafer-on-Substrate）是當前AI加速器幾乎繞不開的封裝工藝，從輝達的Hopper、Blackwell系列，到AMD的MI300，再到谷歌TPU、亞馬遜Trainium，背後用的都是CoWoS。這套工藝的本質是把一顆或多顆大尺寸邏輯晶片與數顆HBM高頻寬記憶體，通過矽中介層（silicon interposer）整合在同一個封裝基板上。

台積電把自家封裝技術平台統稱為3DFabric，由三條主線構成：CoWoS（2.5D封裝，以矽中介層為載體，承擔AI加速器和HBM整合的主力工藝）、InFO（扇出型封裝，以高密度RDL為主要互連層，主要面向移動SoC）、SoIC（3D堆疊，採用混合鍵合，面向下一代Chiplet）。TSMC研究頁把這三類技術統稱為異構整合（Heterogeneous Integration, HI）的三大支柱，並指出SoIC的關鍵優勢是“超高3D互連密度與超低鍵合延遲”，主要面向能效敏感的下一代計算系統。

CoWoS產能瓶頸是過去兩年AI晶片供應鏈最顯性的痛點。台積電CoWoS產能從2023年到2025年逐步從12K晶圓/月爬升到80K晶圓/月，2026年目標在120K/月左右。即便如此，需求側的緊張仍未緩解——台積電、三星、日月光、Amkor同步擴產，但專案交付時間普遍集中在2027—2028年。Yole在報告裡點出了一種新的供應鏈結構：先進封裝正在圍繞少數幾個“產能門檻玩家”集中：台積電的CoWoS、Ajinomoto的ABF基板、Nittobo的T-glass。這意味著AI封裝的兩個咽喉節點事實上落在了日本和台灣。配套的產能也呈現集中態勢：ASE、PTI、Amkor、TSMC、SK hynix、Ibiden、Unimicron都在擴產，但專案完工時間集中在2027—2028年。

報告還提了一個容易被忽略的滯後指標：測試產能比封裝產能滯後約一年。即便頭部廠商的封裝產能在2027—2028年陸續釋放，對應的測試產能瓶頸要到2028—2029年才會緩解。先進封裝的下一道牆，已經從製造端移到了測試端。

國內的回應：274億在進場，但還有代際差距

國內的反應集中在兩個方面：擴產與技術追趕。2026年上半年，長電科技、通富微電、華天科技、甬矽電子四家國內封測龍頭累計公告的擴產金額超過274億元，資金幾乎全部投向先進封裝產線，應用方向集中在AI GPU、HBM、Chiplet、高效能運算伺服器。具體到主要公司：長電科技上海臨港78億元新廠專案，2026年固定資產投資預算約100億元；通富微電擬定增募資不超過44億元，瞄準儲存晶片封測、汽車電子、高效能運算；華天科技南京30億元儲存封裝產能加碼。

業績資料也在反映這條產業邏輯。長電科技2025年營收388.7億元，其中先進封裝收入約270億元，佔比69.5%；2026年7月14日釋出的半年度業績預告顯示，上半年歸母淨利潤同比增長63.48%—101.70%。通富微電2026年一季度歸母淨利潤同比增長224.55%，當期歸母淨利潤反超長電科技。

國內封測企業的現狀可以這樣描述：在體量上已經是規模玩家，但在能定義標準的先進節點上，距離Intel Foveros Direct 3D和台積電SoIC的下一代工藝仍有一到兩個技術代際。274億元的資本開支，更多是把這段距離從“幾個世代”壓縮到“一個世代”，而不是直接跳過。

回到西安這場會議

把視線拉回這場會議本身。會議專門設定的“國際混合鍵合研討會”，議題大機率會集中在兩個方向：鍵合間距如何從1μm繼續向亞微米演進，良率如何隨間距縮小保持可控。這兩個問題的答案，決定了未來三到五年CoWoS和SoIC類方案的產能曲線。“共封裝光學研討會”對應的是CPO（Co-Packaged Optics）——把光引擎與交換晶片封裝在同一個基板上。這條路線和混合鍵合是同源技術，都依賴亞微米級的對準與互連。博通、Marvell、Intel、台積電都在這條路線上推進，國內的長電科技、華工科技、中際旭創也已佈局。

把這一組事實放在一起：會議本身是技術論壇，背後是工藝、產能、標準的同步演進，再背後是AI算力對互聯頻寬與密度的硬需求。這條鏈條上的每一環，都指向同一個判斷——先進封裝正在成為這一輪算力競賽的底座。這場西安會議，只是其中一個觀察視窗。