华为半导体负责人何庭波于9月4日在中科院科技论文预发布平台ChinaXiv发表论文，题为《华为的τ芯片本该过热烧毁？》，用麒麟2026的实测数据回应业界对3D堆叠芯片“高密度带来高功耗、高发热”的质疑。论文显示，麒麟2026晶体管密度较前代提升约55%，但在相同性能下，NPU功耗下降66%，GPU功耗下降58%。这一结果看似反直觉，却指向一个核心观点：芯片能耗的关键不只是“计算”，更在于“数据移动”。
何庭波在论文中指出，业界长期关注晶体管开关产生的计算能耗，却低估了数据在芯片内部传输所消耗的能量。她以“通勤”类比：晶体管执行计算需要能量，数据在不同计算模块间长距离传输同样消耗能量。论文称，在典型智能手机工作负载中，动态功耗约占总功耗的90%，而电容的重要来源并非晶体管本身，而是金属互连——传输距离越长，电容越大，能耗越高。因此，在先进工艺节点上，互连电容对能耗的影响已超过晶体管本身，缩短信号传输距离成为降低功耗的另一条路径。
这正是其LogicFolding技术的理论基础。该技术并非简单堆叠芯片，而是重新设计电路布局，将原本横向铺开的平面电路安排至上下两层，并通过混合键合建立高密度垂直互连，把部分长距离水平连接转化为更短的垂直连接。论文披露，在麒麟2026上，典型核心连线长度缩短约20%，关键路径部分连线最多缩短70%；时钟布线长度缩短28%，时钟缓冲器数量从约4.36万个降至1.9万个。到麒麟2027，键合间距进一步缩小至1微米，垂直互连点超过1亿个；华为预计未来三年内将键合间距推进至720纳米，垂直互连点超过2亿个。连线缩短降低互连电容，同时释放的“时间余量”可用于增加并行计算单元，让更多单元以更低频率、更低电压运行，从而进一步降低功耗。
实测数据是回应“τ芯片会不会过热”的关键。在相同29 TOPS的AI推理性能下，麒麟2026的NPU时钟频率下降63%，供电电压由0.85V降至0.55V，功耗下降66%，功耗密度下降73%；全速运行时，折叠后的NPU最高可实现70 TOPS，较前代提升141%。GPU方面，在相同61帧/秒的性能下，电压降低约200mV，功耗下降58%。DSP则出现差异：完成相同工作时功耗下降25%，但由于芯片面积同步缩小40%，功耗密度反而上升24%。何庭波表示，麒麟2027已改善这一问题，DSP功耗下降47%，功耗密度也低于平面设计基准。CPU性能核心的收益相对有限，相同性能下频率仅下降9%，功耗下降41%，原因是CPU工作负载串行特征较强，难以像NPU、GPU那样通过增加并行计算单元充分利用电压降幅。何庭波坦言，CPU部分仍需更复杂的设计、EDA工具支持和长期验证，未来三到五年仍需大量探索。
针对3D堆叠“必然加剧散热”的质疑，何庭波认为，判断散热风险不能只看总发热量，还要看晶体管结温以及热量是否形成局部热点。LogicFolding通过两方面降低热风险：一是在相同性能下减少总功耗，从而降低需耗散的热量；二是重新安排模块位置，让高功耗模块错位分布，避免热点在垂直方向直接叠加。麒麟2026并未将全部电路垂直堆叠，而是重点折叠关键路径，并配合热感知布局。因此，“τ芯片”没有过热，并非堆叠本身解决了散热，而是通过缩短信号路径降低能耗，再结合热布局优化，降低整体热负荷和局部热点风险。
何庭波同时明确，τ是时间缩放定律，而非能量缩放定律。LogicFolding带来的“时间余量”既可用于降低功耗，也可用于提升性能；若全部用于增加计算量，功耗并不会自然下降。麒麟2026的低功耗表现，是设计者主动将部分时间余量用于节能的结果。该路线仍面临制造和设计挑战，包括混合键合间距、上下层应力、CMP平坦化与清洗、晶圆翘曲、对准精度，以及更复杂的EDA设计和验证流程。
今年5月，华为对外发布“韬定律”，尝试为后摩尔时代的半导体演进寻找新路径。此次论文更新，是华为试图向外展示“τ芯片”如何通过重构电路结构、缩短信号传输距离、压缩传输延迟，将“时间维度革新”转化为芯片性能、功耗、温控的突破点，同时回应堆叠芯片“高密度等于高发热”的行业质疑。对于华为而言，τ定律能否在功耗、性能、制造和成本之间持续取得平衡，将决定这条技术路线能走多远。何庭波在论文结尾借用西西弗斯的神话称，每一轮芯片迭代都应留下“计算更多、耗能更少”的成果。对投资者而言，τ定律仍有待产业进一步验证，但就目前麒麟2026的实测结果看，“τ芯片”并未如质疑所言过热——晶体管密度提升55%，NPU功耗反而下降66%。