華為半導體負責人何庭波於9月4日在中科院科技論文預釋出平台ChinaXiv發表論文，題為《華為的τ晶片本該過熱燒燬？》，用麒麟2026的實測資料回應業界對3D堆疊晶片“高密度帶來高功耗、高發熱”的質疑。論文顯示，麒麟2026電晶體密度較前代提升約55%，但在相同效能下，NPU功耗下降66%，GPU功耗下降58%。這一結果看似反直覺，卻指向一個核心觀點：晶片能耗的關鍵不只是“計算”，更在於“資料移動”。
何庭波在論文中指出，業界長期關注電晶體開關產生的計算能耗，卻低估了資料在晶片內部傳輸所消耗的能量。她以“通勤”類比：電晶體執行計算需要能量，資料在不同計算模組間長距離傳輸同樣消耗能量。論文稱，在典型智慧手機工作負載中，動態功耗約佔總功耗的90%，而電容的重要來源並非電晶體本身，而是金屬互連——傳輸距離越長，電容越大，能耗越高。因此，在先進工藝節點上，互連電容對能耗的影響已超過電晶體本身，縮簡訊號傳輸距離成為降低功耗的另一條路徑。
這正是其LogicFolding技術的理論基礎。該技術並非簡單堆疊晶片，而是重新設計電路佈局，將原本橫向鋪開的平面電路安排至上下兩層，並通過混合鍵合建立高密度垂直互連，把部分長距離水平連線轉化為更短的垂直連線。論文披露，在麒麟2026上，典型核心連線長度縮短約20%，關鍵路徑部分連線最多縮短70%；時鐘佈線長度縮短28%，時鐘緩衝器數量從約4.36萬個降至1.9萬個。到麒麟2027，鍵合間距進一步縮小至1微米，垂直互連點超過1億個；華為預計未來三年內將鍵合間距推進至720奈米，垂直互連點超過2億個。連線縮短降低互連電容，同時釋放的“時間餘量”可用於增加平行計算單元，讓更多單元以更低頻率、更低電壓執行，從而進一步降低功耗。
實測資料是回應“τ晶片會不會過熱”的關鍵。在相同29 TOPS的AI推理效能下，麒麟2026的NPU時脈頻率下降63%，供電電壓由0.85V降至0.55V，功耗下降66%，功耗密度下降73%；全速執行時，摺疊後的NPU最高可實現70 TOPS，較前代提升141%。GPU方面，在相同61幀/秒的效能下，電壓降低約200mV，功耗下降58%。DSP則出現差異：完成相同工作時功耗下降25%，但由於芯片面積同步縮小40%，功耗密度反而上升24%。何庭波表示，麒麟2027已改善這一問題，DSP功耗下降47%，功耗密度也低於平面設計基準。CPU效能核心的收益相對有限，相同效能下頻率僅下降9%，功耗下降41%，原因是CPU工作負載序列特徵較強，難以像NPU、GPU那樣通過增加平行計算單元充分利用電壓降幅。何庭波坦言，CPU部分仍需更復雜的設計、EDA工具支援和長期驗證，未來三到五年仍需大量探索。
針對3D堆疊“必然加劇散熱”的質疑，何庭波認為，判斷散熱風險不能只看總髮熱量，還要看電晶體結溫以及熱量是否形成區域性熱點。LogicFolding通過兩方面降低熱風險：一是在相同效能下減少總功耗，從而降低需耗散的熱量；二是重新安排模組位置，讓高功耗模組錯位分佈，避免熱點在垂直方向直接疊加。麒麟2026並未將全部電路垂直堆疊，而是重點摺疊關鍵路徑，並配合熱感知佈局。因此，“τ晶片”沒有過熱，並非堆疊本身解決了散熱，而是通過縮簡訊號路徑降低能耗，再結合熱佈局最佳化，降低整體熱負荷和區域性熱點風險。
何庭波同時明確，τ是時間縮放定律，而非能量縮放定律。LogicFolding帶來的“時間餘量”既可用於降低功耗，也可用於提升效能；若全部用於增加計算量，功耗並不會自然下降。麒麟2026的低功耗表現，是設計者主動將部分時間餘量用於節能的結果。該路線仍面臨製造和設計挑戰，包括混合鍵合間距、上下層應力、CMP平坦化與清洗、晶圓翹曲、對準精度，以及更復雜的EDA設計和驗證流程。
今年5月，華為對外發布“韜定律”，嘗試為後摩爾時代的半導體演進尋找新路徑。此次論文更新，是華為試圖向外展示“τ晶片”如何通過重構電路結構、縮簡訊號傳輸距離、壓縮傳輸延遲，將“時間維度革新”轉化為晶片效能、功耗、溫控的突破點，同時回應堆疊晶片“高密度等於高發熱”的行業質疑。對於華為而言，τ定律能否在功耗、效能、製造和成本之間持續取得平衡，將決定這條技術路線能走多遠。何庭波在論文結尾借用西西弗斯的神話稱，每一輪晶片迭代都應留下“計算更多、耗能更少”的成果。對投資者而言，τ定律仍有待產業進一步驗證，但就目前麒麟2026的實測結果看，“τ晶片”並未如質疑所言過熱——電晶體密度提升55%，NPU功耗反而下降66%。