三星电子在近日举行的Memory Executive Summit上预告了下一代高带宽内存HBM5的性能目标：与HBM4E相比，性能将翻倍，同时能效提升20%。该峰会于Semicon Taiwan 2026前夕举办，三星存储业务部门产品规划团队负责人Choi Jang-seok在会上透露了这一信息。若这一目标得以实现，HBM5单堆栈的峰值带宽将达到约4TB/s，时间点预计在2028至2029年间。

目前，HBM4E的单堆栈带宽约为2TB/s，而HBM5要实现翻倍，意味着数据传输速率或接口宽度需有大幅提升。三星此前已宣布，HBM5将采用热路径块（HPB）设计，可将热阻降低20%，从而简化散热方案。

台积电预计，到本十年末，AI加速器的封装内可集成20至24个HBM5或HBM5E堆栈，届时这些系统级封装将拥有高达80TB/s至96TB/s的内存带宽。这一数字远超当前水平，反映出AI算力对内存带宽的渴求正急剧增长。

实现带宽翻倍的技术路径尚存多种可能。目前，美光、三星、SK海力士等DRAM厂商，以及Cadence、Rambus、Synopsys等控制器和PHY开发商，已能提供支持16GT/s数据传输速率的HBM4/HBM4E控制器和接口，但JEDEC官方规定的HBM4E传输速率约为12GT/s。若HBM5要达到HBM4E的两倍带宽，要么将每引脚速率从12GT/s提升至24GT/s，要么将接口宽度从2048位扩展至4096位，或两者结合。

从能效角度看，加宽接口通常比提高每引脚速率更容易实现。更高的每引脚速率需要更快的驱动器、接收器、时钟、均衡电路，以及更严格的时序裕量，在超过20GT/s的速度下维持信号完整性颇具挑战。而将接口从2048位扩至4096位，则意味着TSV/I/O路径、驱动器、接收器、凸点数量翻倍，布线复杂度大增，基础芯片的设计难度也急剧上升。因此，有观点认为，采用3072位接口并适度提升速率可能是更合理的工程折中方案，但JEDEC决策过程中的工程师或许有不同看法。

值得注意的是，KAIST和Marvell此前曾设想将HBM5接口宽度扩展至4096位，但这并非对规范目标的官方确认。目前，关于HBM5具体规格的讨论仍属推测阶段。不过，在一代之内将带宽翻倍的目标显然相当激进，业界将密切关注JEDEC的最终决定。