三星電子在近日舉行的Memory Executive Summit上預告了下一代高頻寬記憶體HBM5的效能目標：與HBM4E相比，效能將翻倍，同時能效提升20%。該峰會於Semicon Taiwan 2026前夕舉辦，三星儲存業務部門產品規劃團隊負責人Choi Jang-seok在會上透露了這一資訊。若這一目標得以實現，HBM5單堆疊的峰值頻寬將達到約4TB/s，時間點預計在2028至2029年間。

目前，HBM4E的單堆疊頻寬約為2TB/s，而HBM5要實現翻倍，意味著資料傳輸速率或介面寬度需有大幅提升。三星此前已宣佈，HBM5將採用熱路徑塊（HPB）設計，可將熱阻降低20%，從而簡化散熱方案。

台積電預計，到本十年末，AI加速器的封裝內可整合20至24個HBM5或HBM5E堆疊，屆時這些系統級封裝將擁有高達80TB/s至96TB/s的記憶體頻寬。這一數字遠超當前水平，反映出AI算力對記憶體頻寬的渴求正急劇增長。

實現頻寬翻倍的技術路徑尚存多種可能。目前，美光、三星、SK海力士等DRAM廠商，以及Cadence、Rambus、Synopsys等控制器和PHY開發商，已能提供支援16GT/s資料傳輸速率的HBM4/HBM4E控制器和介面，但JEDEC官方規定的HBM4E傳輸速率約為12GT/s。若HBM5要達到HBM4E的兩倍頻寬，要麼將每引腳速率從12GT/s提升至24GT/s，要麼將介面寬度從2048位擴充套件至4096位，或兩者結合。

從能效角度看，加寬介面通常比提高每引腳速率更容易實現。更高的每引腳速率需要更快的驅動器、接收器、時鐘、均衡電路，以及更嚴格的時序裕量，在超過20GT/s的速度下維持訊號完整性頗具挑戰。而將介面從2048位擴至4096位，則意味著TSV/I/O路徑、驅動器、接收器、凸點數量翻倍，佈線複雜度大增，基礎晶片的設計難度也急劇上升。因此，有觀點認為，採用3072位介面並適度提升速率可能是更合理的工程折中方案，但JEDEC決策過程中的工程師或許有不同看法。

值得注意的是，KAIST和Marvell此前曾設想將HBM5介面寬度擴充套件至4096位，但這並非對規範目標的官方確認。目前，關於HBM5具體規格的討論仍屬推測階段。不過，在一代之內將頻寬翻倍的目標顯然相當激進，業界將密切關注JEDEC的最終決定。