三星在 Hot Chips 2026 上公布了一项三阶段 HBM 路线图，旨在将高带宽内存逐步转变为集成的内存计算系统，最终通过其 zHBM 架构将 DRAM 直接堆叠在处理器上，消除两者之间传统的 2.5D 中介层连接。这一演进的核心在于将更多逻辑功能下放到基片（base die）中，并最终实现处理器与内存的垂直集成。
三星 DRAM 设计团队的 Sangwook Han 在会议上详细介绍了这一路线图，并指出基片是这一演进的关键推动者。传统 HBM 中，基片与堆叠上方的核心芯片（C-die）采用相同的 DRAM 工艺制造。从 HBM4 开始，三星将基片移至 4nm 逻辑工艺，主要目的是降低功耗并减小芯片面积，同时也为基片赋予了更强的计算能力。三星认为，采用与 XPU 相同级别逻辑工艺制造的基片，其功能远不止数据接口。
当前 HBM 架构由多个 DRAM 核心芯片垂直堆叠在基片上，通过数千个 TSV 连接，堆叠体与 XPU 并排放置在中介层上，基片负责桥接内存与计算芯片。带宽是 HBM 演进的主要驱动力，当前 HBM4 堆叠的带宽约为 1 至 5 TB/s，通过 1000 至 2000 个 I/O 实现，每个 I/O 速率约为 8 至 16 Gbps。然而，传统带宽扩展方式面临挑战：TSV 信号速度难以提升，因此 HBM 世代通过增加 TSV 数量来扩展带宽，但这会占用面积并迫使 TSV 间距缩小。同时，PHY 的功耗和面积需求也在增长，HBM4 将数据 I/O 数量从 1024 翻倍至 2048，信号速率持续上升。功耗问题更为突出，尽管每比特能耗在改善，但总功耗仍随带宽扩展而上升。三星表示，这正是 HBM4 将基片移至先进逻辑工艺的原因，更密集、更高效的逻辑电路可降低功耗。
基于此，三星提出了三阶段计划。第一阶段是“XPU 面积回收”，旨在将处理器面积归还给计算。AI 加速器正面临工艺缩放放缓、芯片尺寸受光罩和中介层限制等挑战。三星计划将非计算模块的功能移至基片上未充分利用的硅区域，首要目标是 HBM 物理接口（PHY），这是基片上最大的模块之一。三星提议用更小的芯片间（D2D）链路取代传统接口。以 11 × 12.8mm 的 HBM4 基片为例，传统 PHY 占据超过 8 × 4mm 的面积，而定制 HBM D2D 模块约为 8.5 × 1.5mm，通道深度从 5.5mm 减至 2mm。由于 XPU 上的匹配接口也相应缩小，处理器硅面积得以回收。然而，将相同功耗压缩到更小硅面积会增加功率密度并产生热点，三星的解决方案是引入热路径块（HPB），为热量提供替代排出路径。三星表示，覆盖 PHY 超过一半面积的 HPB 可将峰值温度降低超过 35%。第一阶段更大的变化是将内存控制器从 XPU 移至定制 HBM 基片。Han 估计控制器约占 XPU 面积的 5% 至 10%，若将这些空间用于计算，可能带来 10% 至 20% 的性能提升。将控制器移至内存附近还支持一种基于 SRAM 的新型修复方案，可将故障 C-die 地址重定向至基片上的 SRAM，避免因单个缺陷单元而牺牲整个备用行或列。
第二阶段旨在将基片打造为更智能的内存子系统。即使控制器已移入，基片仍有大量未使用面积。三星计划填充更多功能，包括类似 SoC 的遥测和可靠性特性，如温度、电压、工艺和老化传感器，以及更先进的自测硬件。此外，三星希望利用基片边缘进行直接内存扩展，认为容量正变得与带宽同等重要。专用控制器和 PHY 可将外部内存直接连接到定制 HBM，而非通过传统 PCIe 扩展。Han 表示，额外内存可以是 LPDDR 甚至 HBM，相比基于 PCIe 的内存扩展，可提供更高带宽和更低延迟。最后，三星计划在基片上放置选定的处理单元（PE），以卸载内存密集型工作，而计算密集型操作仍由 GPU 处理。三星将这一更广泛的 2.5D 架构称为高级 HBM（aHBM），并指出其优势包括减少中介层上的流量、降低延迟和 I/O 功耗。
第三阶段是三星最激进的步骤，即推出 zHBM 架构，停止对 HBM 架构的优化，转而进行重建。zHBM 将处理器直接置于 DRAM 堆叠下方，实现全 3D 集成，彻底消除物理间隙。这一架构有望最大化内存与计算之间的带宽，同时大幅降低功耗和延迟，但可能面临散热、制造和良率等重大挑战。三星的路线图展示了 HBM 从单纯带宽升级向内存计算融合的演进，可能对 AI 加速器设计、封装技术和整个半导体产业链产生深远影响。