三星在 Hot Chips 2026 上公佈了一項三階段 HBM 路線圖，旨在將高頻寬記憶體逐步轉變為整合的記憶體計算系統，最終通過其 zHBM 架構將 DRAM 直接堆疊在處理器上，消除兩者之間傳統的 2.5D 中介層連線。這一演進的核心在於將更多邏輯功能下放到基片（base die）中，並最終實現處理器與記憶體的垂直整合。
三星 DRAM 設計團隊的 Sangwook Han 在會議上詳細介紹了這一路線圖，並指出基片是這一演進的關鍵推動者。傳統 HBM 中，基片與堆疊上方的核心晶片（C-die）採用相同的 DRAM 工藝製造。從 HBM4 開始，三星將基片移至 4nm 邏輯工藝，主要目的是降低功耗並減小芯片面積，同時也為基片賦予了更強的計算能力。三星認為，採用與 XPU 相同級別邏輯工藝製造的基片，其功能遠不止資料介面。
當前 HBM 架構由多個 DRAM 核心晶片垂直堆疊在基片上，通過數千個 TSV 連線，堆疊體與 XPU 並排放置在中介層上，基片負責橋接記憶體與計算晶片。頻寬是 HBM 演進的主要驅動力，當前 HBM4 堆疊的頻寬約為 1 至 5 TB/s，通過 1000 至 2000 個 I/O 實現，每個 I/O 速率約為 8 至 16 Gbps。然而，傳統頻寬擴充套件方式面臨挑戰：TSV 訊號速度難以提升，因此 HBM 世代通過增加 TSV 數量來擴充套件頻寬，但這會佔用面積並迫使 TSV 間距縮小。同時，PHY 的功耗和麵積需求也在增長，HBM4 將資料 I/O 數量從 1024 翻倍至 2048，訊號速率持續上升。功耗問題更為突出，儘管每位元能耗在改善，但總功耗仍隨頻寬擴充套件而上升。三星表示，這正是 HBM4 將基片移至先進邏輯工藝的原因，更密集、更高效的邏輯電路可降低功耗。
基於此，三星提出了三階段計劃。第一階段是“XPU 面積回收”，旨在將處理器面積歸還給計算。AI 加速器正面臨工藝縮放放緩、晶片尺寸受光罩和中介層限制等挑戰。三星計劃將非計算模組的功能移至基片上未充分利用的矽區域，首要目標是 HBM 物理介面（PHY），這是基片上最大的模組之一。三星提議用更小的晶片間（D2D）鏈路取代傳統介面。以 11 × 12.8mm 的 HBM4 基片為例，傳統 PHY 佔據超過 8 × 4mm 的面積，而定製 HBM D2D 模組約為 8.5 × 1.5mm，通道深度從 5.5mm 減至 2mm。由於 XPU 上的匹配介面也相應縮小，處理器矽面積得以回收。然而，將相同功耗壓縮到更小矽面積會增加功率密度併產生熱點，三星的解決方案是引入熱路徑塊（HPB），為熱量提供替代排出路徑。三星表示，覆蓋 PHY 超過一半面積的 HPB 可將峰值溫度降低超過 35%。第一階段更大的變化是將記憶體控制器從 XPU 移至定製 HBM 基片。Han 估計控制器約佔 XPU 面積的 5% 至 10%，若將這些空間用於計算，可能帶來 10% 至 20% 的效能提升。將控制器移至記憶體附近還支援一種基於 SRAM 的新型修復方案，可將故障 C-die 地址重定向至基片上的 SRAM，避免因單個缺陷單元而犧牲整個備用行或列。
第二階段旨在將基片打造為更智慧的記憶體子系統。即使控制器已移入，基片仍有大量未使用面積。三星計劃填充更多功能，包括類似 SoC 的遙測和可靠性特性，如溫度、電壓、工藝和老化感測器，以及更先進的自測硬體。此外，三星希望利用基片邊緣進行直接記憶體擴充套件，認為容量正變得與頻寬同等重要。專用控制器和 PHY 可將外部記憶體直接連線到定製 HBM，而非通過傳統 PCIe 擴充套件。Han 表示，額外記憶體可以是 LPDDR 甚至 HBM，相比基於 PCIe 的記憶體擴充套件，可提供更高頻寬和更低延遲。最後，三星計劃在基片上放置選定的處理單元（PE），以解除安裝記憶體密集型工作，而計算密集型操作仍由 GPU 處理。三星將這一更廣泛的 2.5D 架構稱為高階 HBM（aHBM），並指出其優勢包括減少中介層上的流量、降低延遲和 I/O 功耗。
第三階段是三星最激進的步驟，即推出 zHBM 架構，停止對 HBM 架構的最佳化，轉而進行重建。zHBM 將處理器直接置於 DRAM 堆疊下方，實現全 3D 整合，徹底消除物理間隙。這一架構有望最大化記憶體與計算之間的頻寬，同時大幅降低功耗和延遲，但可能面臨散熱、製造和良率等重大挑戰。三星的路線圖展示了 HBM 從單純頻寬升級向記憶體計算融合的演進，可能對 AI 加速器設計、封裝技術和整個半導體產業鏈產生深遠影響。