SK海力士美国封装工程副总裁Jaesik Lee在8月23日的Hot Chips 2026会议上表示，公司不预期混合键合技术能在HBM4E世代准备就绪，这意味着业界最受关注的存储封装技术转型最早也要等到HBM5才会落地。这一表态将混合键合的量产时间线进一步推后，对AI芯片的存储带宽升级路径产生直接影响。

Lee解释，HBM立方体的总厚度被限制在775微米，这是300mm逻辑晶圆的标准厚度。当GPU封装安装冷板时，逻辑芯片和存储堆叠都会被研磨至裸硅，如果存储堆叠高于逻辑晶圆，就会在处理器旁边凸起。因此，每增加一层DRAM，都必须通过更薄的裸片和更窄的间隙来实现。目前，16层HBM4已进入客户认证阶段，单颗容量为48GB，而12层HBM4已量产。16层堆叠将核心裸片减薄至约50微米，层间间隙相比12层减半。

厚度限制带来的热管理挑战日益严峻。更薄的裸片意味着堆叠中氧化物比例增加，而氧化物的导热性远差于硅；同时，引脚速率从早期HBM的1Gbps提升至HBM4的8Gbps，在相同面积内集中了更多功耗。SK海力士的数据显示，所展示的HBM世代中热负担增加了2.2倍，而堆叠层数每两代翻倍。

SK海力士的量产回流模塑底部填充（MR-MUF）工艺通过拾取放置堆叠所有裸片并一次性回流连接，在间隙缩小一半、控制50微米以下裸片翘曲方面面临主要制造挑战。Lee称，这是16层堆叠的主要难点。

混合键合技术的时间线一再推迟。三星去年5月公开承诺在HBM4中采用混合键合，SK海力士则将铜对铜键合作为先进MR-MUF的备选方案。JEDEC将HBM4封装厚度上限从HBM3E的720微米提升至775微米，缓解了采用混合键合的紧迫性。业界讨论进一步将20层堆叠的厚度上限提升至825至900微米，这将再次推迟铜键合的应用。今年3月，有行业消息称SK海力士下达了首个量产混合键合订单，一套由应用材料（Applied Materials）和Besi工具组成的在线系统，价值约200亿韩元（约1500万美元）。Counterpoint Research预计该技术将在2029至2030年左右随HBM5进入全面量产。

混合键合在20层及以上堆叠仍处于研究阶段，SK海力士尚未决定哪款产品率先采用。Lee未指明目标世代，但排除HBM4E后，HBM5成为最早的时间点。该技术在室温下将扁平铜焊盘和氧化物表面结合，随后利用铜在固化过程中的热膨胀形成键合。Lee表示，这一过程看似简单，实则极具挑战，因为涉及16层和20层的混合键合，与单层堆叠完全不同。

去除微凸块可使核心裸片在20层堆叠时增厚多达24%，热阻相比MR-MUF降低约35%，凸块间距可缩小至18微米以下，而MR-MUF目前为30微米。在HBM4的凸块间距下，传统微凸块仍可工作，且每次JEDEC提高厚度上限，MR-MUF都能再延续一代。

SK海力士还详细介绍了iHBM散热架构，这是其5月发布后的首次深入说明。iHBM概念将导热、电绝缘的块体嵌入基础裸片的die-to-die PHY区域，该区域是功率密度最高的接口热点，据称热阻降低超过30%。Lee的幻灯片直接对比了三星的Heat Path Block方案（通过专用柱将热量导出堆叠）和美光的基片电路重新设计（声称能效提升超20%）。三者均为厂商基于不同指标的宣称，SK海力士和三星的设计都计划用于HBM5，预计2028年前不会量产。

由于块体位于封装内D2D PHY旁，需要与客户设计共同优化，无法应用于已设计中的世代，因此iHBM是一项协同设计工作。Lee表示，这是一个好选项，但无法应用于已在设计中的世代。

在问答环节，SemiAnalysis的Tanj Bennett提出，堆叠越高会稀释硅本身的吞吐量。DRAM在单元层面每平方厘米可提供约20TB/s的带宽，而20层堆叠最高约4TB/s，且HBM比等效DDR5或LPDDR占用更多制造产能。Bennett质疑，既然20层堆叠的平均速度低于DDR5，为何不智能地在周围放置更便宜的存储。Lee回应称，训练负载需要带宽和容量，推理可能折中，将KV缓存保留在高带宽内存中，同时卸载至LPDDR。这种分工已存在于英伟达Vera Rubin平台中，该平台通过NVLink-C2C将LPDDR5X与HBM4池化，正是为此目的。