SK海力士美國封裝工程副總裁Jaesik Lee在8月23日的Hot Chips 2026會議上表示，公司不預期混合鍵合技術能在HBM4E世代準備就緒，這意味著業界最受關注的儲存封裝技術轉型最早也要等到HBM5才會落地。這一表態將混合鍵合的量產時間線進一步推後，對AI晶片的儲存頻寬升級路徑產生直接影響。

Lee解釋，HBM立方體的總厚度被限制在775微米，這是300mm邏輯晶圓的標準厚度。當GPU封裝安裝冷板時，邏輯晶片和儲存堆疊都會被研磨至裸矽，如果儲存堆疊高於邏輯晶圓，就會在處理器旁邊凸起。因此，每增加一層DRAM，都必須通過更薄的裸片和更窄的間隙來實現。目前，16層HBM4已進入客戶認證階段，單顆容量為48GB，而12層HBM4已量產。16層堆疊將核心裸片減薄至約50微米，層間間隙相比12層減半。

厚度限制帶來的熱管理挑戰日益嚴峻。更薄的裸片意味著堆疊中氧化物比例增加，而氧化物的導熱性遠差於矽；同時，引腳速率從早期HBM的1Gbps提升至HBM4的8Gbps，在相同面積內集中了更多功耗。SK海力士的資料顯示，所展示的HBM世代中熱負擔增加了2.2倍，而堆疊層數每兩代翻倍。

SK海力士的量產迴流模塑底部填充（MR-MUF）工藝通過拾取放置堆疊所有裸片並一次性迴流連線，在間隙縮小一半、控制50微米以下裸片翹曲方面面臨主要製造挑戰。Lee稱，這是16層堆疊的主要難點。

混合鍵合技術的時間線一再推遲。三星去年5月公開承諾在HBM4中採用混合鍵合，SK海力士則將銅對銅鍵合作為先進MR-MUF的備選方案。JEDEC將HBM4封裝厚度上限從HBM3E的720微米提升至775微米，緩解了採用混合鍵合的緊迫性。業界討論進一步將20層堆疊的厚度上限提升至825至900微米，這將再次推遲銅鍵合的應用。今年3月，有行業訊息稱SK海力士下達了首個量產混合鍵合訂單，一套由應用材料（Applied Materials）和Besi工具組成的線上系統，價值約200億韓元（約1500萬美元）。Counterpoint Research預計該技術將在2029至2030年左右隨HBM5進入全面量產。

混合鍵合在20層及以上堆疊仍處於研究階段，SK海力士尚未決定哪款產品率先採用。Lee未指明目標世代，但排除HBM4E後，HBM5成為最早的時間點。該技術在室溫下將扁平銅焊盤和氧化物表面結合，隨後利用銅在固化過程中的熱膨脹形成鍵合。Lee表示，這一過程看似簡單，實則極具挑戰，因為涉及16層和20層的混合鍵合，與單層堆疊完全不同。

去除微凸塊可使核心裸片在20層堆疊時增厚多達24%，熱阻相比MR-MUF降低約35%，凸塊間距可縮小至18微米以下，而MR-MUF目前為30微米。在HBM4的凸塊間距下，傳統微凸塊仍可工作，且每次JEDEC提高厚度上限，MR-MUF都能再延續一代。

SK海力士還詳細介紹了iHBM散熱架構，這是其5月釋出後的首次深入說明。iHBM概念將導熱、電絕緣的塊體嵌入基礎裸片的die-to-die PHY區域，該區域是功率密度最高的介面熱點，據稱熱阻降低超過30%。Lee的幻燈片直接對比了三星的Heat Path Block方案（通過專用柱將熱量匯出堆疊）和美光的基片電路重新設計（聲稱能效提升超20%）。三者均為廠商基於不同指標的宣稱，SK海力士和三星的設計都計劃用於HBM5，預計2028年前不會量產。

由於塊體位於封裝內D2D PHY旁，需要與客戶設計共同最佳化，無法應用於已設計中的世代，因此iHBM是一項協同設計工作。Lee表示，這是一個好選項，但無法應用於已在設計中的世代。

在問答環節，SemiAnalysis的Tanj Bennett提出，堆疊越高會稀釋矽本身的吞吐量。DRAM在單元層面每平方釐米可提供約20TB/s的頻寬，而20層堆疊最高約4TB/s，且HBM比等效DDR5或LPDDR佔用更多製造產能。Bennett質疑，既然20層堆疊的平均速度低於DDR5，為何不智慧地在周圍放置更便宜的儲存。Lee回應稱，訓練負載需要頻寬和容量，推理可能折中，將KV快取保留在高頻寬記憶體中，同時解除安裝至LPDDR。這種分工已存在於輝達Vera Rubin平台中，該平台通過NVLink-C2C將LPDDR5X與HBM4池化，正是為此目的。