華為近期更新了其“韜定律”論文的V2版本，正式提出了一套名為《多層電子系統的時間縮放理論》的框架。這篇論文的核心，是在摩爾定律逐漸失效、且華為自身遭遇先進EUV和高端DUV光刻機禁運的雙重背景下，對芯片性能如何持續擴展的一次系統性思考與解答。
過去，為了在沒有最先進光刻設備的情況下推進製程，業界普遍依賴“多重曝光”技術來實現晶體管幾何微縮，並以此突破了7nm等先進工藝。然而，這條路正面臨成本飆升和良率挑戰，且存在物理極限。華為的“韜定律”則試圖繞開這一傳統路徑，轉而追求一種更系統的工程方法。
該理論的核心，是將整個電子系統的性能優化，聚焦於一個統一目標：壓縮信號在各層級間的傳輸和處理時間，即“時間常數 τ”。它不再單純追求把晶體管做得更小，而是從晶體管、電路、芯片到系統四個層面協同優化時延。
作為“韜定律”的首個量產級驗證載體，華為計劃在2026年度的旗艦手機上搭載Kirin 2026芯片。根據論文披露的數據，這款芯片引入了名為“邏輯摺疊”的設計方法論。這是一種立體化設計思路，它將原本平鋪在單一晶圓上的寄存器、運算電路等功能單元，拆分並堆疊到上下兩層晶圓上，通過垂直短通道連接，從而大幅縮短信號傳輸距離，提升晶體管密度。
華為的測算顯示，與採用相同製造工藝的Kirin 9030 Pro基線相比，Kirin 2026的晶體管密度從每平方毫米1.55億顆提升至2.38億顆。不過，華為的計算口徑計入了填充、隔離等輔助器件，若按行業只統計有效功能邏輯晶體管的標準換算，其密度約為每平方毫米1.75億顆。這一數字已小幅超出臺積電5nm平面工藝的標準邏輯密度上限（該區間約為每平方毫米1.38億至1.71億顆）。
除了密度提升，論文還指出，在保持同等性能的前提下，Kirin 2026通過下調0.2V供電電壓，實測功耗僅為基線芯片的59%。華為強調，這還是一種趨於保守的設計，暗示未來仍有巨大提升空間。其預測顯示，到2035年，通過邏輯摺疊技術的演進，晶體管密度有望向每平方毫米400MTr（按行業口徑約294.8MTr）及以上攀升，併為CPU核頻率突破4GHz鋪平道路。
“韜定律”的應用場景並不侷限於移動端。論文明確指出，該理論同樣適用於AI數據中心。華為指出，大型AI集群中超過80% 的能量消耗於數據傳輸，超過70% 的系統成本分配給數據存儲。因此，通過系統架構（如統一總線）、近封裝光學引擎（Hi-ONE）和封裝拓撲重組（3D Folding）等技術來壓縮通信時間常數，與減少計算本身的時間同等重要。按照路線圖，昇騰990預計在2030年後引入邏輯摺疊，屆時硬件集成度到2035年有望增長超過100倍。
在資深行業人士看來，“韜定律”的本質是STCO（系統-工藝協同優化）。它打破了以往器件、電路、系統架構團隊各自為戰的局面，要求從工藝、電路、架構到系統的所有工程師，都圍繞“縮短 τ”這一統一目標進行端到端協同優化。這與臺積電等巨頭在2nm以下節點，與蘋果等客戶探索的方向有相似之處，但華為的驅動力更多源於其面臨的特殊限制。
華為海思總裁何庭波在論文中寫道：“7納米節點之後，幾何縮放不再帶來歷史性的紅利……對那些獲取最先進光刻工具受限的組織而言，約束更早顯現且更為嚴峻。”她強調，這一洞察源自華為半導體團隊6年間對381顆芯片的量產實踐總結。
當然，華為也坦承，“韜定律”並非已完成的完美體系。論文末尾將其定位為“一份來自一線的報告，也是一份邀請”，指出在原生工具鏈、工藝變異等方面仍面臨開放挑戰。有半導體觀察人士評論稱，該理論目前最大的挑戰在於凝聚共識，需要更多第三方獨立測試來驗證其可靠性，並讓整個產業界願意接受並加入到這一新的敘事和設計路徑變革中來。