华为近期更新了其“韬定律”论文的V2版本，正式提出了一套名为《多层电子系统的时间缩放理论》的框架。这篇论文的核心，是在摩尔定律逐渐失效、且华为自身遭遇先进EUV和高端DUV光刻机禁运的双重背景下，对芯片性能如何持续扩展的一次系统性思考与解答。
过去，为了在没有最先进光刻设备的情况下推进制程，业界普遍依赖“多重曝光”技术来实现晶体管几何微缩，并以此突破了7nm等先进工艺。然而，这条路正面临成本飙升和良率挑战，且存在物理极限。华为的“韬定律”则试图绕开这一传统路径，转而追求一种更系统的工程方法。
该理论的核心，是将整个电子系统的性能优化，聚焦于一个统一目标：压缩信号在各层级间的传输和处理时间，即“时间常数 τ”。它不再单纯追求把晶体管做得更小，而是从晶体管、电路、芯片到系统四个层面协同优化时延。
作为“韬定律”的首个量产级验证载体，华为计划在2026年度的旗舰手机上搭载Kirin 2026芯片。根据论文披露的数据，这款芯片引入了名为“逻辑折叠”的设计方法论。这是一种立体化设计思路，它将原本平铺在单一晶圆上的寄存器、运算电路等功能单元，拆分并堆叠到上下两层晶圆上，通过垂直短通道连接，从而大幅缩短信号传输距离，提升晶体管密度。
华为的测算显示，与采用相同制造工艺的Kirin 9030 Pro基线相比，Kirin 2026的晶体管密度从每平方毫米1.55亿颗提升至2.38亿颗。不过，华为的计算口径计入了填充、隔离等辅助器件，若按行业只统计有效功能逻辑晶体管的标准换算，其密度约为每平方毫米1.75亿颗。这一数字已小幅超出台积电5nm平面工艺的标准逻辑密度上限（该区间约为每平方毫米1.38亿至1.71亿颗）。
除了密度提升，论文还指出，在保持同等性能的前提下，Kirin 2026通过下调0.2V供电电压，实测功耗仅为基线芯片的59%。华为强调，这还是一种趋于保守的设计，暗示未来仍有巨大提升空间。其预测显示，到2035年，通过逻辑折叠技术的演进，晶体管密度有望向每平方毫米400MTr（按行业口径约294.8MTr）及以上攀升，并为CPU核频率突破4GHz铺平道路。
“韬定律”的应用场景并不局限于移动端。论文明确指出，该理论同样适用于AI数据中心。华为指出，大型AI集群中超过80% 的能量消耗于数据传输，超过70% 的系统成本分配给数据存储。因此，通过系统架构（如统一总线）、近封装光学引擎（Hi-ONE）和封装拓扑重组（3D Folding）等技术来压缩通信时间常数，与减少计算本身的时间同等重要。按照路线图，昇腾990预计在2030年后引入逻辑折叠，届时硬件集成度到2035年有望增长超过100倍。
在资深行业人士看来，“韬定律”的本质是STCO（系统-工艺协同优化）。它打破了以往器件、电路、系统架构团队各自为战的局面，要求从工艺、电路、架构到系统的所有工程师，都围绕“缩短 τ”这一统一目标进行端到端协同优化。这与台积电等巨头在2nm以下节点，与苹果等客户探索的方向有相似之处，但华为的驱动力更多源于其面临的特殊限制。
华为海思总裁何庭波在论文中写道：“7纳米节点之后，几何缩放不再带来历史性的红利……对那些获取最先进光刻工具受限的组织而言，约束更早显现且更为严峻。”她强调，这一洞察源自华为半导体团队6年间对381颗芯片的量产实践总结。
当然，华为也坦承，“韬定律”并非已完成的完美体系。论文末尾将其定位为“一份来自一线的报告，也是一份邀请”，指出在原生工具链、工艺变异等方面仍面临开放挑战。有半导体观察人士评论称，该理论目前最大的挑战在于凝聚共识，需要更多第三方独立测试来验证其可靠性，并让整个产业界愿意接受并加入到这一新的叙事和设计路径变革中来。