華為半導體業務負責人何庭波於7月3日在中國科學院科技論文預發佈平臺ChinaXiv上，發佈了《面向多層級電子系統的時間縮微理論》的V2版本。該理論在業內也被稱為“韜定律”，此次更新距5月25日的V1版僅一個多月，重點補充了工程落地細節與實測量化數據。

V2版論文將章節擴展為8章完整論述體系，邏輯分層更為清晰。新增的多張原理與實物示意圖，覆蓋了τ分層時空模型、LogicFolding架構、鍵合界面截面、Unified Bus互連架構以及Hi-ONE光引擎等核心技術，使理論框架的呈現更加具象化。

在工程落地層面，V2版深度闡釋了核心架構LogicFolding的“齒比”概念。論文指出，當混合鍵合間距接近頂層金屬佈線尺寸時，3D設計空間將從傳統的“宏塊級離散優化”轉向“單元級連續優化”。這一轉變意味著垂直邏輯劃分能夠實現全局最優，突破了以往3D堆疊僅能按功能塊進行分層的侷限，為芯片設計提供了更精細的縮放路徑。

V2版還首次公開了量產實測數據表，明確給出了Kirin 2026與基準Kirin9030 Pro在電壓、頻率、歸一化功耗、面積及功率密度等方面的對比參數。這些數據為理論的實際落地提供了量化支撐。

此外，論文細化了全場景技術路線圖，明確了各領域的演進節點。在移動端，路線圖補充了TSV從頂層金屬下移至M6層、以及多有源層堆疊等演進路徑；在AI端，則明確了Ascend系列加速器的迭代節奏。這些路線圖勾勒出華為在後摩爾時代從理論到產品的系統性規劃。

何庭波作為華為半導體業務的核心人物，此次發佈的V2版論文不僅是對“韜定律”理論體系的完善，更透露出華為在先進封裝、3D堆疊及AI芯片等領域的具體工程思路。在製程微縮日益艱難的背景下，以時間常數τ為核心的縮放理論，試圖從時間維度重新定義電子系統的性能提升路徑，其工程化進展對產業鏈上下游的製造、封裝及設計工具環節均可能產生深遠影響。