高通正以一項名為高頻寬計算（HBC）的激進架構，向AI資料中心基礎設施發起新一輪衝擊。在2026年投資者日上，這家移動晶片巨頭展示了將DRAM多層堆疊在XPU計算單元之上的設計方案，試圖通過物理上“拉近”計算與記憶體的距離，打破長期制約AI推理效率的“記憶體牆”。

按照高通資料中心執行副總裁Tony Pialis的說法，HBC兼具SRAM的效能優勢與HBM（高頻寬記憶體）的密度和容量。首款基於該架構的AI250加速卡計劃明年作為Dragonfly機架系統的一部分出貨，單卡配備768 GB記憶體容量，標稱“有效”記憶體頻寬高達133 TB/s。對比來看，輝達Groq 3 LPU僅提供500 MB的SRAM與150 TB/s頻寬，高通的紙面引數顯得極為突出。

不過，高通反覆強調的“有效”一詞值得深究。其今年推出的AI200系統曾宣稱跨56顆晶片實現414 TB/s“有效”記憶體頻寬，但若僅靠8800 MT/s的LPDDR5x達成這一數字，理論上需要6720位寬的記憶體匯流排，這在實際硬體中幾乎不可能存在。高通堅稱這是“LPDDR介面的純物理頻寬”，卻拒絕解釋如何用遠少於輝達八顆HBM3e堆疊的配置實現同等效果。

HBC架構的核心邏輯在於將部分計算任務下沉到DRAM下方的基礎晶片上執行。傳統資料中心GPU需要在HBM與計算晶片之間頻繁搬運資料，即便採用台積電CoWoS等先進封裝，功耗代價依然高昂。高通通過矽通孔（TSV）將DRAM直接堆疊在邏輯電路上方，大幅縮短資料搬運路徑。Pialis用“住在上班的同一棟樓裡，只需上下樓”來比喻這種設計——當頻寬密集型操作在基礎晶片上完成時，需要往返於HBC模組與主SoC之間的資料量銳減，記憶體頻寬因此被“放大”。

這種架構尤其適合AI推理中的解碼（decode）階段。解碼時模型的活躍權重需逐個令牌地從記憶體中自迴歸式流出，對計算密度要求不高，卻極度依賴記憶體頻寬。將解碼部分或全部放在HBC中執行，既能規避多層DRAM堆疊帶來的散熱限制，又能顯著提升推理經濟性。高通表示，AI250可作為獨立AI加速器使用，也可在分離式推理架構中與GPU或其他高通晶片搭配，專門加速記憶體密集的解碼操作。不過，公司拒絕透露AI250的峰值FLOPS資料。

從產業競爭角度看，高通並非近存計算領域的唯一玩家。據傳輝達與AMD均在與HBM供應商及台積電合作開發定製基礎晶片，以提升下一代產品的效能，只是尚不清楚其中集成了多少計算能力。高通強調，HBC使用的是LPDDR記憶體，在專為AI資料搬運瓶頸設計的3D堆疊矽架構中融合計算與高加速記憶體頻寬，與HBM雖共享堆疊記憶體概念，但本質上是不同的技術路線。

若HBC能兌現其頻寬與能效承諾，高通有望在推理晶片市場撕開一道缺口。當前資料中心AI加速器市場由輝達GPU主導，AMD與Cerebras等初創公司也在奮力追趕。高通此前在資料中心領域的存在感遠不及移動端，其AI系列加速器與頭部競品相比並無明顯優勢。HBC架構的成敗，將直接決定這家移動晶片巨頭能否在AI基礎設施的牌桌上贏得一席之地。