SK海力士在Hot Chips 2026大会上展示了高带宽内存（HBM）如何应对人工智能带来的巨大内存需求，其核心观点是：未来HBM的进步将不仅依赖更先进的DRAM电路，更取决于先进封装、更密集的垂直集成、改进的热管理，以及内存与处理器设计之间更紧密的协同。

HBM将多个DRAM裸片垂直堆叠在基底裸片之上，通过硅通孔（TSV）连接，整个内存封装与GPU或加速器一同放置在硅中介层上，通过数千条并行连接进行通信。相比传统内存，这种宽接口提供了极高的带宽，同时占用更小的电路板面积。SK海力士的演示对比了四个HBM3E封装与十二个GDDR6器件：HBM配置提供144GB容量和约每秒4TB带宽，而面积仅为后者的一半左右，且每传输一位数据所消耗的能量显著更低。

AI对内存提出了三个同时存在的需求：更高的带宽以支持并行计算、更大的容量以容纳大型模型和数据集，以及更好的能效以降低数据中心的冷却和运营成本。每一代HBM都在试图同时推进这三个方面。根据演示，最大带宽从HBM2E的约每秒460GB，提升至HBM3的每秒717GB、HBM3E的每秒1024GB，再到HBM4的每秒2048GB。HBM4将总接口宽度从1024个数据连接翻倍至2048个。

这些性能提升使制造难度急剧增加。HBM4包含超过2万个TSV和约16148个微凸点，更大的封装和更高的堆叠带来了晶圆减薄、裸片翘曲、凸点均匀性、窄间隙填充、连接可靠性以及散热等一系列难题。一层中的缺陷可能影响整个堆叠的价值，因此精确检测和“已知良好堆叠裸片”测试变得至关重要。

SK海力士重点介绍了质量回流焊与模塑底部填充（MR-MUF）作为关键生产技术。与逐片施加热量和压力进行连接的热压键合不同，质量回流焊将多个连接同时键合，然后用保护材料填充堆叠。这种方法具有更高的生产率和更低的热阻，但对翘曲和窄间隙变得更加敏感。先进的MR-MUF使SK海力士能够开发出16层HBM3E堆叠，容量达48GB，同时封装高度保持在775微米以内。

对于20层或更高的堆叠，演示指出混合键合是前景广阔的后续技术。混合键合直接连接介电表面和铜连接，省去了传统的焊料微凸点，使得连接可以更窄，从而允许更多TSV和更高带宽。移除凸点还可在相同高度限制内为更厚、机械强度更高的DRAM裸片腾出空间。直接铜连接导热更有效，随着有源层数量的增加，这一点愈发重要。

热管理同样关键。更高的带宽推高了功耗，而更高的堆叠使热量更难散发。SK海力士提出的i-HBM架构在发热的裸片间界面区域插入一种电绝缘但导热的组件，形成专用的散热路径。演示报告称，这可将热阻降低超过30%。用于基底裸片的先进逻辑工艺可进一步降低功耗，而将电源TSV分布在整个封装中可改善供电网络。

这一技术演进背后是产业格局的转变。传统上，内存在系统组装接近尾声时才安装；而在先进的AI封装中，HBM需要与昂贵的处理器和中介层一起早期集成，必须承受台积电CoWoS、再分布层中介层和嵌入式桥接等技术带来的应力。因此，内存供应商、代工厂、处理器设计公司和封装企业必须从一开始就紧密协作。先进封装不再仅仅是HBM的组装方式，而是决定未来AI系统能否实现所需带宽、容量、可靠性和能效的关键。