SK海力士在Hot Chips 2026大會上展示了高頻寬記憶體（HBM）如何應對人工智慧帶來的巨大記憶體需求，其核心觀點是：未來HBM的進步將不僅依賴更先進的DRAM電路，更取決於先進封裝、更密集的垂直整合、改進的熱管理，以及記憶體與處理器設計之間更緊密的協同。

HBM將多個DRAM裸片垂直堆疊在基底裸片之上，通過矽通孔（TSV）連線，整個記憶體封裝與GPU或加速器一同放置在矽中介層上，通過數千條並行連線進行通訊。相比傳統記憶體，這種寬介面提供了極高的頻寬，同時佔用更小的電路板面積。SK海力士的演示對比了四個HBM3E封裝與十二個GDDR6器件：HBM配置提供144GB容量和約每秒4TB頻寬，而面積僅為後者的一半左右，且每傳輸一位資料所消耗的能量顯著更低。

AI對記憶體提出了三個同時存在的需求：更高的頻寬以支援平行計算、更大的容量以容納大型模型和資料集，以及更好的能效以降低資料中心的冷卻和運營成本。每一代HBM都在試圖同時推進這三個方面。根據演示，最大頻寬從HBM2E的約每秒460GB，提升至HBM3的每秒717GB、HBM3E的每秒1024GB，再到HBM4的每秒2048GB。HBM4將總介面寬度從1024個數據連線翻倍至2048個。

這些效能提升使製造難度急劇增加。HBM4包含超過2萬個TSV和約16148個微凸點，更大的封裝和更高的堆疊帶來了晶圓減薄、裸片翹曲、凸點均勻性、窄間隙填充、連線可靠性以及散熱等一系列難題。一層中的缺陷可能影響整個堆疊的價值，因此精確檢測和“已知良好堆疊裸片”測試變得至關重要。

SK海力士重點介紹了質量回流焊與模塑底部填充（MR-MUF）作為關鍵生產技術。與逐片施加熱量和壓力進行連線的熱壓鍵合不同，質量回流焊將多個連線同時鍵合，然後用保護材料填充堆疊。這種方法具有更高的生產率和更低的熱阻，但對翹曲和窄間隙變得更加敏感。先進的MR-MUF使SK海力士能夠開發出16層HBM3E堆疊，容量達48GB，同時封裝高度保持在775微米以內。

對於20層或更高的堆疊，演示指出混合鍵合是前景廣闊的後續技術。混合鍵合直接連線介電錶面和銅連線，省去了傳統的焊料微凸點，使得連線可以更窄，從而允許更多TSV和更高頻寬。移除凸點還可在相同高度限制內為更厚、機械強度更高的DRAM裸片騰出空間。直接銅連線導熱更有效，隨著有源層數量的增加，這一點愈發重要。

熱管理同樣關鍵。更高的頻寬推高了功耗，而更高的堆疊使熱量更難散發。SK海力士提出的i-HBM架構在發熱的裸片間介面區域插入一種電絕緣但導熱的元件，形成專用的散熱路徑。演示報告稱，這可將熱阻降低超過30%。用於基底裸片的先進邏輯工藝可進一步降低功耗，而將電源TSV分佈在整個封裝中可改善供電網路。

這一技術演進背後是產業格局的轉變。傳統上，記憶體在系統組裝接近尾聲時才安裝；而在先進的AI封裝中，HBM需要與昂貴的處理器和中介層一起早期整合，必須承受台積電CoWoS、再分佈層中介層和嵌入式橋接等技術帶來的應力。因此，記憶體供應商、代工廠、處理器設計公司和封裝企業必須從一開始就緊密協作。先進封裝不再僅僅是HBM的組裝方式，而是決定未來AI系統能否實現所需頻寬、容量、可靠性和能效的關鍵。