华为半导体业务负责人何庭波在5月25日发布了名为LogicFolding的芯片架构，旨在不依赖更小晶体管的情况下提升性能，同时提出了配套的“Tau缩放定律”。这一方案被视为华为在先进制程受限下的重要技术探索，但其宣称的性能提升仍面临散热、良率和设计工具等多重挑战。

长期以来，半导体性能提升主要依靠缩小晶体管尺寸，但华为已难以沿此路径前进。美国出口管制阻止了中国获取ASML的极紫外光刻设备以及台积电的先进制造能力。中国最大晶圆代工厂中芯国际目前通过成本高昂的深紫外多重曝光工艺生产7纳米级芯片，需要反复曝光同一层，每次曝光都会增加成本和缺陷风险。据称，中芯国际正在开发的5纳米级工艺成本可能比台积电同类工艺高出40%至50%。

LogicFolding试图通过重新组织芯片结构来弥补这一差距。该方案不再追求更小的组件，而是将两个有源层面对面堆叠，使原本相距较远的电路得以靠近。何庭波在论文中描述了如何利用混合键合技术，将数字、模拟和存储电路分布在垂直连接的层间。更短的连接可以减少延迟和能耗。华为声称，该架构可使晶体管密度提升55%，能效提升41%。

不过，这些数字需要谨慎解读。LogicFolding的性能提升主要源于缩短导线和利用垂直空间，而非制造更小的晶体管。华为计划在2031年实现“等效1.4纳米”的密度，但这并不意味着它将拥有真正的1.4纳米制造工艺。台积电的A14工艺预计在2028年量产，比华为希望通过堆叠达到同等密度的时间早三年。

华为还需克服两大技术障碍。首先是散热问题。堆叠有源逻辑层会使热量更难散发，可能降低性能和可靠性。何庭波已承认热管理仍是核心挑战。其次是良率问题。多层键合时缺陷会叠加：如果每层良率为50%，那么两层器件最终可用的可能只有约25%。鉴于中芯国际的5纳米良率据报已远低于台积电，堆叠可能进一步放大成本劣势。

软件工具链是另一个瓶颈。设计真正的三维芯片需要能够跨层进行布局、布线、热建模和性能验证的电子设计自动化软件。美国公司主导这一领域，且受出口管制约束。北京大学已开发出针对LogicFolding的原型工具，但将学术系统转化为生产级软件可能需要数年时间。华为自身也将工具链视为未来十年最重要的基础投资。

首个重要测试可能出现在今年秋季，届时华为的麒麟9050芯片预计将搭载于Mate 90智能手机。独立基准测试或许能揭示LogicFolding的承诺收益能否在商业制造和持续运行中实现。华为还计划在2030年左右将折叠技术扩展到昇腾AI加速器，届时功率密度和散热将构成更大挑战。

总体来看，LogicFolding表明出口管制可以引导创新方向而非完全阻止创新，但同时也暴露出其影响：华为正因传统缩放路径被关闭，而走上一条更复杂、更昂贵且对良率更敏感的路线。华盛顿应继续维持对EUV技术的管控，审视先进封装设备和特种化学品方面的依赖，并投资美国在三维集成领域的研究。华为找到了一条创造性的绕行路线，但它能否成为商业上可行的坦途，仍充满不确定性。