華為半導體業務負責人何庭波在5月25日釋出了名為LogicFolding的晶片架構，旨在不依賴更小電晶體的情況下提升效能，同時提出了配套的“Tau縮放定律”。這一方案被視為華為在先進製程受限下的重要技術探索，但其宣稱的效能提升仍面臨散熱、良率和設計工具等多重挑戰。

長期以來，半導體效能提升主要依靠縮小電晶體尺寸，但華為已難以沿此路徑前進。美國出口管制阻止了中國獲取ASML的極紫外光刻裝置以及台積電的先進製造能力。中國最大晶圓代工廠中芯國際目前通過成本高昂的深紫外多重曝光工藝生產7奈米級晶片，需要反覆曝光同一層，每次曝光都會增加成本和缺陷風險。據稱，中芯國際正在開發的5奈米級工藝成本可能比台積電同類工藝高出40%至50%。

LogicFolding試圖通過重新組織晶片結構來彌補這一差距。該方案不再追求更小的元件，而是將兩個有源層面對面堆疊，使原本相距較遠的電路得以靠近。何庭波在論文中描述瞭如何利用混合鍵合技術，將數字、模擬和儲存電路分佈在垂直連線的層間。更短的連線可以減少延遲和能耗。華為聲稱，該架構可使電晶體密度提升55%，能效提升41%。

不過，這些數字需要謹慎解讀。LogicFolding的效能提升主要源於縮短導線和利用垂直空間，而非製造更小的電晶體。華為計劃在2031年實現“等效1.4奈米”的密度，但這並不意味著它將擁有真正的1.4納米制造工藝。台積電的A14工藝預計在2028年量產，比華為希望通過堆疊達到同等密度的時間早三年。

華為還需克服兩大技術障礙。首先是散熱問題。堆疊有源邏輯層會使熱量更難散發，可能降低效能和可靠性。何庭波已承認熱管理仍是核心挑戰。其次是良率問題。多層鍵合時缺陷會疊加：如果每層良率為50%，那麼兩層器件最終可用的可能只有約25%。鑑於中芯國際的5奈米良率據報已遠低於台積電，堆疊可能進一步放大成本劣勢。

軟體工具鏈是另一個瓶頸。設計真正的三維晶片需要能夠跨層進行佈局、佈線、熱建模和效能驗證的電子設計自動化軟體。美國公司主導這一領域，且受出口管制約束。北京大學已開發出針對LogicFolding的原型工具，但將學術系統轉化為生產級軟體可能需要數年時間。華為自身也將工具鏈視為未來十年最重要的基礎投資。

首個重要測試可能出現在今年秋季，屆時華為的麒麟9050晶片預計將搭載於Mate 90智慧手機。獨立基準測試或許能揭示LogicFolding的承諾收益能否在商業製造和持續執行中實現。華為還計劃在2030年左右將摺疊技術擴充套件到昇騰AI加速器，屆時功率密度和散熱將構成更大挑戰。

總體來看，LogicFolding表明出口管制可以引導創新方向而非完全阻止創新，但同時也暴露出其影響：華為正因傳統縮放路徑被關閉，而走上一條更復雜、更昂貴且對良率更敏感的路線。華盛頓應繼續維持對EUV技術的管控，審視先進封裝裝置和特種化學品方面的依賴，並投資美國在三維整合領域的研究。華為找到了一條創造性的繞行路線，但它能否成為商業上可行的坦途，仍充滿不確定性。