在 2026 年 8 月 26 日举行的 Hot Chips 2026 内存分会上，半导体公司 XCENA 首次公开了其计算型 CXL 内存架构 MX1 的详细设计与实测性能。该架构旨在应对 AI 模型规模持续扩大带来的内存容量、数据搬运及高带宽内存成本等挑战，为 CPU、GPU 和 AI 加速器提供内存扩展与近内存计算能力。

XCENA 首席产品官 Harry Kim 在会议上介绍了 MX1 如何将三种能力集成于单个 CXL Type 3 设备：通过 CXL 3.2 和 PCIe 6.0 提供最多 2 TB DDR5 内存扩展；利用 XCENA InfiniteMemory 将 SSD 容量以字节寻址的 CXL 内存接口暴露，并在 DRAM 中透明缓存高频访问的 64 KB 页面；以及集成 1,000 多个定制 RISC-V 内核组成的 Memory Acceleration Units，在数据附近执行高并行、内存密集型工作负载。此外，MX1 内置向量引擎，可提供约 3 TFLOPS 的 FP32/FP16 点积吞吐，用于向量搜索和 KV-cache 评分等任务。

在实测性能方面，XCENA 对 MX1 在压缩、解压、Parquet 解码、过滤和聚合等六种典型数据处理内核上进行了评估。结果显示，与主机 CPU 通过 CXL 处理数据相比，单个 MX1 的吞吐量最高提升 4.7 倍，能效提升 18.7 倍；与主机 CPU 从本地 DDR5 内存处理数据相比，吞吐量最高提升 2.0 倍，能效提升 6.2 倍。Kim 表示，这些结果证明了在数据所在位置执行高并行、内存受限工作负载的价值，MX1 旨在通过减少不必要的数据移动，让 CPU 专注于操作系统服务、编排和通用计算。

在软件生态方面，开发者可使用标准 C/C++ 或 Rust 通过 XCENA 基于 LLVM 的工具链进行编程。PXL 运行时负责在 RISC-V 内核间调度和同步工作负载，并提供共享虚拟地址空间以简化内存管理。框架层面，XCENA 的 XFLARE 分析库已与 SQL 引擎和基于 FAISS 的向量搜索集成，并计划扩展支持 Apache Arrow、PyTorch 和向量数据库等主流框架。

XCENA 总部位于韩国城南市，在美国森尼韦尔设有办公室，由来自三星电子和 SK 海力士的半导体资深人士创立，专注于内存为中心的 AI 计算。公司迄今已融资 1.85 亿美元，其中包括 1.35 亿美元的 B 轮融资。XCENA 计划在 2026 年底前开始量产，目标在 2027 年实现首批客户收入。

MX1 的发布正值 AI 基础设施面临内存墙瓶颈之际，其通过 CXL 标准将内存扩展与近内存计算结合，为超大规模云服务商和企业提供了一种降低延迟、功耗和总拥有成本的潜在方案。尽管目前仍处于早期阶段，但这一架构展示了内存在 AI 计算中角色的转变，或将对未来 AI 基础设施的设计产生深远影响。