在 2026 年 8 月 26 日舉行的 Hot Chips 2026 記憶體分會上，半導體公司 XCENA 首次公開了其計算型 CXL 記憶體架構 MX1 的詳細設計與實測效能。該架構旨在應對 AI 模型規模持續擴大帶來的記憶體容量、資料搬運及高頻寬記憶體成本等挑戰，為 CPU、GPU 和 AI 加速器提供記憶體擴充套件與近記憶體計算能力。
XCENA 首席產品官 Harry Kim 在會議上介紹了 MX1 如何將三種能力集成於單個 CXL Type 3 裝置：通過 CXL 3.2 和 PCIe 6.0 提供最多 2 TB DDR5 記憶體擴充套件；利用 XCENA InfiniteMemory 將 SSD 容量以位元組定址的 CXL 記憶體介面暴露，並在 DRAM 中透明快取高頻訪問的 64 KB 頁面；以及整合 1,000 多個定製 RISC-V 核心組成的 Memory Acceleration Units，在資料附近執行高並行、記憶體密集型工作負載。此外，MX1 內建向量引擎，可提供約 3 TFLOPS 的 FP32/FP16 點積吞吐，用於向量搜尋和 KV-cache 評分等任務。
在實測效能方面，XCENA 對 MX1 在壓縮、解壓、Parquet 解碼、過濾和聚合等六種典型資料處理核心上進行了評估。結果顯示，與主機 CPU 通過 CXL 處理資料相比，單個 MX1 的吞吐量最高提升 4.7 倍，能效提升 18.7 倍；與主機 CPU 從本地 DDR5 記憶體處理資料相比，吞吐量最高提升 2.0 倍，能效提升 6.2 倍。Kim 表示，這些結果證明了在資料所在位置執行高並行、記憶體受限工作負載的價值，MX1 旨在通過減少不必要的資料移動，讓 CPU 專注於作業系統服務、編排和通用計算。
在軟體生態方面，開發者可使用標準 C/C++ 或 Rust 通過 XCENA 基於 LLVM 的工具鏈進行程式設計。PXL 執行時負責在 RISC-V 核心間排程和同步工作負載，並提供共享虛擬地址空間以簡化記憶體管理。框架層面，XCENA 的 XFLARE 分析庫已與 SQL 引擎和基於 FAISS 的向量搜尋整合，並計劃擴充套件支援 Apache Arrow、PyTorch 和向量資料庫等主流框架。
XCENA 總部位於韓國城南市，在美國森尼韋爾設有辦公室，由來自三星電子和 SK 海力士的半導體資深人士創立，專注於記憶體為中心的 AI 計算。公司迄今已融資 1.85 億美元，其中包括 1.35 億美元的 B 輪融資。XCENA 計劃在 2026 年底前開始量產，目標在 2027 年實現首批客戶收入。
MX1 的釋出正值 AI 基礎設施面臨記憶體牆瓶頸之際，其通過 CXL 標準將記憶體擴充套件與近記憶體計算結合，為超大規模雲服務商和企業提供了一種降低延遲、功耗和總擁有成本的潛在方案。儘管目前仍處於早期階段，但這一架構展示了記憶體在 AI 計算中角色的轉變，或將對未來 AI 基礎設施的設計產生深遠影響。