SK海力士在Hot Chips 2026技术会议上公布了下一代高带宽内存（HBM）的先进封装技术蓝图，明确将封装视为推动HBM性能提升的核心。该公司封装工程副总裁Jaesik Lee发表了题为“高带宽内存先进封装”的演讲，详细介绍了针对HBM4及后续产品的技术规划。

当前HBM通过硅穿孔（TSV）将多层DRAM die垂直堆叠，再与基础die整合，并通过硅中介层与GPU或其他AI加速器连接，形成典型的2.5D封装架构。SK海力士指出，现有HBM堆叠高度最高可达16层，单个HBM模块拥有1024个I/O，通过16个通道经由硅中介层与XPU连接。与传统的GDDR6相比，HBM在更小空间内提供更高带宽和容量，同时降低功耗。例如，典型GDDR6方案提供24GB容量和768GB/s带宽，而由4组HBM3E堆叠组成的方案容量可达144GB、带宽达4TB/s，且占用空间减少约一半。

在下一代产品方面，SK海力士计划在HBM4中导入最高24Gb的DRAM密度，支持2048个I/O，最高I/O速度达8Gbps，单堆叠带宽可超过2TB/s。与HBM3E相比，HBM4的封装高度和尺寸进一步增加，整合更多TSV和微凸块。据SK海力士分享的数据，HBM4封装高度约775微米，尺寸为12.8×11毫米，最多可具备16148个基础微凸块和超过2万个TSV。目前12层产品已进入量产，16层产品仍处于认证阶段，容量最高可达48GB。

在封装工艺上，SK海力士目前主要采用热压键合搭配非导电膜（TC+NCF）和大规模回焊搭配模封底部填充（MR+MUF）两种方式。TC+NCF在控制die翘曲方面有优势，但热阻较高、产能受限；MR+MUF则生产效率更高、热阻更低，但对翘曲和间隙填充的控制要求更高。SK海力士已将先进的MR-MUF技术应用于16层HBM3E，并进一步引入翘曲控制、细间距互连和窄间隙填充等技术。

然而，随着HBM带宽提升，功耗和散热负担也同步增加，单纯依靠增加堆叠层数或提高I/O速度已难以支撑后续性能扩张。为此，SK海力士转向混合键合（Hybrid Bonding）技术。相比MR-MUF，混合键合可实现厚度增加24%的核心晶粒，TSV间距可缩小至18微米以下，同时在堆叠层数增加的情况下，热阻可降低约35%。此外，SK海力士还开发了自家的I-HBM技术，针对HBM内部局部热点进行改善，据称可额外降低超过30%的热阻，以应对未来高功耗和高I/O速度下的局部热集中问题。

值得注意的是，SK海力士在演讲中将Intel的EMIB和台积电的CoWoS技术并列提及。据外媒wccftech报道，市场传出英特尔与SK海力士可能在内存领域成立合资企业的消息。

展望未来，SK海力士计划通过将TSV数量加倍、提高I/O速度，并结合逻辑制程整合来提升带宽。针对电源与电源传输网络（PDN）的挑战，公司将采用最新且经优化的逻辑晶圆代工制程，并让Power TSV更广泛地分布于整体结构中，以大幅改善PDN性能。

此外，SK海力士正在思考HBM从2.5D走向3D的可能性。现阶段HBM与GPU、AI加速器主要并排放置于硅中介层上，形成2.5D架构。公司的目标是布局3D整合技术，最终将HBM堆叠在AI加速器上方，形成更紧密的3D整合架构。这种架构可大幅缩短内存与运算单元之间的距离，进一步提升带宽和能源效率，但同时也带来更严峻的散热、供电、机械应力和良率挑战。