SK海力士在Hot Chips 2026技術會議上公佈了下一代高頻寬記憶體（HBM）的先進封裝技術藍圖，明確將封裝視為推動HBM效能提升的核心。該公司封裝工程副總裁Jaesik Lee發表了題為“高頻寬記憶體先進封裝”的演講，詳細介紹了針對HBM4及後續產品的技術規劃。

當前HBM通過矽穿孔（TSV）將多層DRAM die垂直堆疊，再與基礎die整合，並通過矽中介層與GPU或其他AI加速器連線，形成典型的2.5D封裝架構。SK海力士指出，現有HBM堆疊高度最高可達16層，單個HBM模組擁有1024個I/O，通過16個通道經由矽中介層與XPU連線。與傳統的GDDR6相比，HBM在更小空間內提供更高頻寬和容量，同時降低功耗。例如，典型GDDR6方案提供24GB容量和768GB/s頻寬，而由4組HBM3E堆疊組成的方案容量可達144GB、頻寬達4TB/s，且佔用空間減少約一半。

在下一代產品方面，SK海力士計劃在HBM4中匯入最高24Gb的DRAM密度，支援2048個I/O，最高I/O速度達8Gbps，單堆疊頻寬可超過2TB/s。與HBM3E相比，HBM4的封裝高度和尺寸進一步增加，整合更多TSV和微凸塊。據SK海力士分享的資料，HBM4封裝高度約775微米，尺寸為12.8×11毫米，最多可具備16148個基礎微凸塊和超過2萬個TSV。目前12層產品已進入量產，16層產品仍處於認證階段，容量最高可達48GB。

在封裝工藝上，SK海力士目前主要採用熱壓鍵合搭配非導電膜（TC+NCF）和大規模回焊搭配模封底部填充（MR+MUF）兩種方式。TC+NCF在控制die翹曲方面有優勢，但熱阻較高、產能受限；MR+MUF則生產效率更高、熱阻更低，但對翹曲和間隙填充的控制要求更高。SK海力士已將先進的MR-MUF技術應用於16層HBM3E，並進一步引入翹曲控制、細間距互連和窄間隙填充等技術。

然而，隨著HBM頻寬提升，功耗和散熱負擔也同步增加，單純依靠增加堆疊層數或提高I/O速度已難以支撐後續效能擴張。為此，SK海力士轉向混合鍵合（Hybrid Bonding）技術。相比MR-MUF，混合鍵合可實現厚度增加24%的核心晶粒，TSV間距可縮小至18微米以下，同時在堆疊層數增加的情況下，熱阻可降低約35%。此外，SK海力士還開發了自家的I-HBM技術，針對HBM內部區域性熱點進行改善，據稱可額外降低超過30%的熱阻，以應對未來高功耗和高I/O速度下的區域性熱集中問題。

值得注意的是，SK海力士在演講中將Intel的EMIB和台積電的CoWoS技術並列提及。據外媒wccftech報道，市場傳出英特爾與SK海力士可能在記憶體領域成立合資企業的訊息。

展望未來，SK海力士計劃通過將TSV數量加倍、提高I/O速度，並結合邏輯製程整合來提升頻寬。針對電源與電源傳輸網路（PDN）的挑戰，公司將採用最新且經最佳化的邏輯晶圓代工製程，並讓Power TSV更廣泛地分佈於整體結構中，以大幅改善PDN效能。

此外，SK海力士正在思考HBM從2.5D走向3D的可能性。現階段HBM與GPU、AI加速器主要並排放置於矽中介層上，形成2.5D架構。公司的目標是佈局3D整合技術，最終將HBM堆疊在AI加速器上方，形成更緊密的3D整合架構。這種架構可大幅縮短記憶體與運算單元之間的距離，進一步提升頻寬和能源效率，但同時也帶來更嚴峻的散熱、供電、機械應力和良率挑戰。