比利时微电子研究中心 Imec 公布了其最新的半导体工艺技术路线图，为行业描绘了直至 2038 年 的演进图景。路线图显示，芯片制造工艺将在 2038 年触及 3 埃米级（0.3nm） 节点，但通往这一节点的路径将不再单纯依赖传统晶体管的二维微缩，而是转向垂直堆叠与新的光刻技术。
路线图的核心观察在于，衡量晶体管横向密度的关键指标——接触多晶硅间距（CPP），预计将在 2030 年 的 A10（1nm 级） 节点达到 42nm 后便停滞不前。这意味着，从 A10 到 A5（预计 2035-2036 年） 乃至更远的节点，单个晶体管的横向尺寸将不再显著缩小。Imec 逻辑技术研发副总裁 Julien Ryckaert 指出，在进入埃米时代后，传统的纳米片晶体管架构在微缩上将面临越来越多的挑战。
面对这一物理极限，Imec 的路线图将 互补场效应晶体管（CFET） 推至前台。CFET 技术通过将 n 型和 p 型晶体管垂直堆叠，而非并排放置，为晶体管密度增加开辟了第三维度。路线图明确，CFET 将在 2033 年 的 A7 节点 成为严肃的量产候选方案。届时，虽然 CPP 维持在 42nm，但标准单元高度将大幅缩减至约 80nm，并采用 4.5 轨架构。Ryckaert 表示，CFET 可能成为开启下一个晶体管时代解决方案。
在 CFET 之后，路线图进一步展望了 2038 年 的 A3 节点。届时，CPP 将微缩至 39nm，单元高度降至 50nm。Imec 预计，要实现这一目标，业界可能需要引入 Hyper-NA（高数值孔径）极紫外光刻系统，并采用顺序键合等更先进的 CFET 结构，以进一步挖掘垂直集成的潜力。
这份路线图实质上重新定义了 摩尔定律 的内涵。传统上，摩尔定律指芯片上晶体管数量因尺寸缩小而定期翻倍。但 Imec 的路线图显示，随着 CPP 微缩在 2030 年停滞，未来的密度增益将主要来自单元高度的降低和垂直堆叠，而非晶体管本身的持续缩小。这标志着芯片行业正从经典的二维缩放，迈入一个以 “高逻辑标准单元集成”（HLSI） 为特征的新时代。
此外，路线图还涉及其他关键技术的时间点。全环绕栅极（GAA） 晶体管架构预计还有约七年的主导期，而 背面供电网络（BSPDN） 在 A14 及之前节点并非所有应用都必须采用，但在 CFET 时代则被视为强制要求。高数值孔径 EUV 光刻 预计在 2028 年 的 A14 节点 插入，这与英特尔的计划一致，但与台积电的规划有所不同。
Imec 的这份路线图是与 台积电、英特尔、英伟达、AMD、三星和 ASML 等行业巨头合作研究的成果，为整个半导体行业设定了长期的技术攻关方向。对于 AI 产业而言，这份路线图揭示了未来算力芯片在物理层面的演进路径：从依赖光刻精度提升的横向微缩，转向依赖新型晶体管架构和三维堆叠的纵向拓展，这将是支撑未来 AI 模型与基础设施持续发展的物理基石。