比利時微電子研究中心 Imec 公佈了其最新的半導體工藝技術路線圖，為行業描繪了直至 2038 年 的演進圖景。路線圖顯示，芯片製造工藝將在 2038 年觸及 3 埃米級（0.3nm） 節點，但通往這一節點的路徑將不再單純依賴傳統晶體管的二維微縮，而是轉向垂直堆疊與新的光刻技術。
路線圖的核心觀察在於，衡量晶體管橫向密度的關鍵指標——接觸多晶硅間距（CPP），預計將在 2030 年 的 A10（1nm 級） 節點達到 42nm 後便停滯不前。這意味著，從 A10 到 A5（預計 2035-2036 年） 乃至更遠的節點，單個晶體管的橫向尺寸將不再顯著縮小。Imec 邏輯技術研發副總裁 Julien Ryckaert 指出，在進入埃米時代後，傳統的納米片晶體管架構在微縮上將面臨越來越多的挑戰。
面對這一物理極限，Imec 的路線圖將 互補場效應晶體管（CFET） 推至前臺。CFET 技術通過將 n 型和 p 型晶體管垂直堆疊，而非並排放置，為晶體管密度增加開闢了第三維度。路線圖明確，CFET 將在 2033 年 的 A7 節點 成為嚴肅的量產候選方案。屆時，雖然 CPP 維持在 42nm，但標準單元高度將大幅縮減至約 80nm，並採用 4.5 軌架構。Ryckaert 表示，CFET 可能成為開啟下一個晶體管時代解決方案。
在 CFET 之後，路線圖進一步展望了 2038 年 的 A3 節點。屆時，CPP 將微縮至 39nm，單元高度降至 50nm。Imec 預計，要實現這一目標，業界可能需要引入 Hyper-NA（高數值孔徑）極紫外光刻系統，並採用順序鍵合等更先進的 CFET 結構，以進一步挖掘垂直集成的潛力。
這份路線圖實質上重新定義了 摩爾定律 的內涵。傳統上，摩爾定律指芯片上晶體管數量因尺寸縮小而定期翻倍。但 Imec 的路線圖顯示，隨著 CPP 微縮在 2030 年停滯，未來的密度增益將主要來自單元高度的降低和垂直堆疊，而非晶體管本身的持續縮小。這標誌著芯片行業正從經典的二維縮放，邁入一個以 “高邏輯標準單元集成”（HLSI） 為特徵的新時代。
此外，路線圖還涉及其他關鍵技術的時間點。全環繞柵極（GAA） 晶體管架構預計還有約七年的主導期，而 背面供電網絡（BSPDN） 在 A14 及之前節點並非所有應用都必須採用，但在 CFET 時代則被視為強制要求。高數值孔徑 EUV 光刻 預計在 2028 年 的 A14 節點 插入，這與英特爾的計劃一致，但與臺積電的規劃有所不同。
Imec 的這份路線圖是與 臺積電、英特爾、英偉達、AMD、三星和 ASML 等行業巨頭合作研究的成果，為整個半導體行業設定了長期的技術攻關方向。對於 AI 產業而言，這份路線圖揭示了未來算力芯片在物理層面的演進路徑：從依賴光刻精度提升的橫向微縮，轉向依賴新型晶體管架構和三維堆疊的縱向拓展，這將是支撐未來 AI 模型與基礎設施持續發展的物理基石。