IBM在2026年6月25日公布了一项被其称为“从纳米时代推向原子尺度”的芯片技术——全球首个0.7纳米工艺节点芯片。该芯片基于全新的NanoStack（纳米堆叠）架构，通过将两个互补晶体管在不同晶圆上分别制造后，以单片级垂直集成方式堆叠，形成单片三维CMOS结构，而非传统的3D封装。IBM声称，这枚指甲盖大小的芯片集成了近1000亿个晶体管，逻辑密度较其2021年的2纳米芯片近乎翻倍，可带来50%的性能提升与70%的能效改善，SRAM缓存面积更缩减40%，被其称为十多年来SRAM缩放的最大进步。

然而，这一消息在技术社区迅速引发质疑。在Hacker News等平台上，多位具有半导体背景的工程师指出，0.7nm并非真实物理尺寸。根据IBM公布的结构数据，NanoStack的构建模块——纳米片厚度约为5纳米（约15个硅原子宽），两层之间的间距为9纳米，均与0.7纳米相去甚远。显微照片也显示，芯片内部关键结构尺寸仍处于数纳米至数十纳米量级，并不存在宽度仅0.7纳米的晶体管。一条被部分网友误认为“0.7nm线宽”的白色轮廓，实际只是约5纳米宽结构边缘的示意线条。

这场争议的根源并非IBM蓄意误导。事实上，自22纳米FinFET时代起，半导体工艺节点名称便与晶体管栅长等物理尺寸逐渐脱钩。如今台积电的3纳米、2纳米，或英特尔的1.8纳米，更多代表工艺代际、逻辑密度与综合性能，而非任何固定的物理宽度。IBM在官方博客中也明确承认，7埃（0.7nm）指的是这一代芯片的特定制造工艺，并不等同于芯片中接触金属线的宽度。IBM副总裁Bu Huiming亦坦言，产业早已不以物理线宽命名制程节点。

特斯拉CEO马斯克在社交平台X上转发相关评论时表示赞同，并提议改用“最小特征宽度所含的原子数量”来定义制程节点，以终结这场持续多年的“数字游戏”。不少工程师则建议，行业应弃用“纳米”标签，转而采用晶体管密度（MTr/mm²）、PPA（性能、功耗、面积）等更客观的指标衡量先进工艺水平。

尽管命名引发争议，IBM在三维堆叠架构上的技术突破仍具实质意义。NanoStack通过缩短信号路径、提高逻辑密度，为延续摩尔定律提供了新路线。IBM研究院院长Jay Gambetta强调，该技术将芯片带入原子尺度。但挑战同样严峻：多层垂直堆叠对制造精度要求极高，缺陷控制与热预算管理是巨大难题。更关键的是，IBM早已剥离芯片制造业务，现主要作为研究机构与IP授权方存在。这项技术能否商业化，完全取决于台积电、三星、英特尔或Rapidus等晶圆制造商是否愿意购买授权并攻克量产难题。IBM给出的产业化时间表为五年内甚至更久，且至今未公布确定的制造合作伙伴。相比之下，英特尔已强调其1.8纳米工艺进入风险生产阶段，显示出制造端落地速度的差异。

此次事件折射出的，是整个半导体行业沿用二十余年的命名体系与物理现实之间的断裂。对于AI产业投资者而言，理解工艺节点的真实含义——是逻辑密度、能效与性能的综合代际，而非物理尺寸——比追逐数字标签更为重要。IBM的NanoStack架构若能被代工厂采纳，有望为AI芯片的晶体管密度与能效带来实质性提升，但其商业化路径的不确定性，也意味着从实验室突破到规模量产之间，仍有漫长且充满变数的距离。