IBM在2026年6月25日公佈了一項被其稱為“從納米時代推向原子尺度”的芯片技術——全球首個0.7納米工藝節點芯片。該芯片基於全新的NanoStack（納米堆疊）架構，通過將兩個互補晶體管在不同晶圓上分別製造後，以單片級垂直集成方式堆疊，形成單片三維CMOS結構，而非傳統的3D封裝。IBM聲稱，這枚指甲蓋大小的芯片集成了近1000億個晶體管，邏輯密度較其2021年的2納米芯片近乎翻倍，可帶來50%的性能提升與70%的能效改善，SRAM緩存面積更縮減40%，被其稱為十多年來SRAM縮放的最大進步。

然而，這一消息在技術社區迅速引發質疑。在Hacker News等平臺上，多位具有半導體背景的工程師指出，0.7nm並非真實物理尺寸。根據IBM公佈的結構數據，NanoStack的構建模塊——納米片厚度約為5納米（約15個硅原子寬），兩層之間的間距為9納米，均與0.7納米相去甚遠。顯微照片也顯示，芯片內部關鍵結構尺寸仍處於數納米至數十納米量級，並不存在寬度僅0.7納米的晶體管。一條被部分網友誤認為“0.7nm線寬”的白色輪廓，實際只是約5納米寬結構邊緣的示意線條。

這場爭議的根源並非IBM蓄意誤導。事實上，自22納米FinFET時代起，半導體工藝節點名稱便與晶體管柵長等物理尺寸逐漸脫鉤。如今臺積電的3納米、2納米，或英特爾的1.8納米，更多代表工藝代際、邏輯密度與綜合性能，而非任何固定的物理寬度。IBM在官方博客中也明確承認，7埃（0.7nm）指的是這一代芯片的特定製造工藝，並不等同於芯片中接觸金屬線的寬度。IBM副總裁Bu Huiming亦坦言，產業早已不以物理線寬命名製程節點。

特斯拉CEO馬斯克在社交平臺X上轉發相關評論時表示贊同，並提議改用“最小特徵寬度所含的原子數量”來定義製程節點，以終結這場持續多年的“數字遊戲”。不少工程師則建議，行業應棄用“納米”標籤，轉而採用晶體管密度（MTr/mm²）、PPA（性能、功耗、面積）等更客觀的指標衡量先進工藝水平。

儘管命名引發爭議，IBM在三維堆疊架構上的技術突破仍具實質意義。NanoStack通過縮短信號路徑、提高邏輯密度，為延續摩爾定律提供了新路線。IBM研究院院長Jay Gambetta強調，該技術將芯片帶入原子尺度。但挑戰同樣嚴峻：多層垂直堆疊對製造精度要求極高，缺陷控制與熱預算管理是巨大難題。更關鍵的是，IBM早已剝離芯片製造業務，現主要作為研究機構與IP授權方存在。這項技術能否商業化，完全取決於臺積電、三星、英特爾或Rapidus等晶圓製造商是否願意購買授權並攻克量產難題。IBM給出的產業化時間表為五年內甚至更久，且至今未公佈確定的製造合作伙伴。相比之下，英特爾已強調其1.8納米工藝進入風險生產階段，顯示出製造端落地速度的差異。

此次事件折射出的，是整個半導體行業沿用二十餘年的命名體系與物理現實之間的斷裂。對於AI產業投資者而言，理解工藝節點的真實含義——是邏輯密度、能效與性能的綜合代際，而非物理尺寸——比追逐數字標籤更為重要。IBM的NanoStack架構若能被代工廠採納，有望為AI芯片的晶體管密度與能效帶來實質性提升，但其商業化路徑的不確定性，也意味著從實驗室突破到規模量產之間，仍有漫長且充滿變數的距離。