Marvell 於 8 月 4 日在聖克拉拉舉行的 FMS 2026 上推出三層“AI 記憶體基礎設施”產品組合，旨在應對當前嚴重的 DRAM 短缺。產品營銷副總裁 Khurram Malik 向 EE Times 表示，CXL 用例中首要的是 DDR4 回收。該組合中僅 Bravera SC6 PCIe 6.0 SSD 控制器 為新款，計劃於第四季度出樣；其餘產品此前已釋出或通過收購獲得。
Marvell 的舉措正值記憶體成本飆升之際。據正文資料，DRAM 合約價在 2026 年第一季度環比上漲 90%-95%，為有記錄以來最大單季漲幅，第二季度再漲 58%-63%，第三季度伺服器 DRAM 預計再漲 13%-18%。超大規模廠商今年資本開支中記憶體佔比約 30%，遠高於 2023 和 2024 年的約 8%。在此背景下，Meta 已在數百萬台伺服器上通過 CXL 使用回收的 DDR4，部分推理工作負載的伺服器數量減少高達 25%。
Marvell 的三層架構中，Structera X（DDR4/DDR5 擴充套件控制器）自 2024 年 7 月釋出，已在超大規模部署中採用，其內聯 LZ4 壓縮可提供約 2 至 2.5 倍的有效容量。Structera S 交換機 於 3 月 OFC 釋出，支援 260 條 PCIe 6.0/CXL 3.x 通道，可連線 16 或 32 個 CPU/GPU 至最多 48TB 共享記憶體，聚合頻寬 4 TB/s，往返延遲低於 460 納秒，本季度開始出樣。Photonic Fabric 光記憶體層則來自 2 月完成的 Celestial AI 收購（金額 32.5 億美元），據稱可延伸至 50 米，支援最多 32TB 溫 KV 快取，並在現有佔地面積內提升 2 至 3 倍 token 吞吐量。
Bravera SC6 控制器採用 PCIe 6.0 x4 介面，配備 16 個 NAND 通道、每通道 8 個片選、3,600 MT/s ONFI/Toggle 介面，以及 12 個 Arm Cortex-R82 核心和 3 個 Cortex-M7 核心。Marvell 稱其效能為 Bravera SC5 的兩倍，支援多家 NAND 供應商，並採用主機管理快閃記憶體轉換層，使雲運營商可控制寫入放置、垃圾回收和磨損均衡，主要工作負載為 KV 快取從 HBM 溢位至 SSD。出樣始於 2026 年第四季度，意味著相關驅動器最早 2027 年面世，與 Phison 和 Silicon Motion 的 Gen6 驅動器競爭。
Meta 的回收實踐基於其自研 Vistara ASIC，該晶片在 6 月底 ISCA 2026 上展示，為 CXL 2.0 Type-3 擴充套件器，通過 PCIe 5.0 x16 鏈路橋接兩個 DDR4 通道，使用退役機器回收的 32GB 模組，每晶片 128GB。每個 MemServer 搭配 158 核 AMD EPYC Turin、768GB 本地 DDR5-6400 和 256GB CXL 附加 DDR4-2400，控制器路徑空閒往返延遲約 50 納秒。論文稱 Meta 約 40% 的伺服器受記憶體容量限制，伺服器壽命 3-5 年而記憶體可用 7-10 年，部署使分散式 ML 推理伺服器數量減少 25%、分散式快取平均延遲降低 29%、作業失敗率降低 33%。值得注意的是，Meta 的部署完全基於自研 ASIC，而非 Marvell 產品。
儘管 Marvell 積極推廣 CXL 記憶體，但行業採用仍存疑慮。SemiAnalysis 曾在 2024 年 3 月宣稱 CXL 對 AI 已死，因 NVLink 等乙太網路式 SerDes 每毫米晶片邊緣頻寬約為 PCIe 5.0/6.0 的三倍，CXL 通道會擠佔 GPU 間擴充套件頻寬。Marvell 因此將 CXL 定位在 CPU 側容量和 KV 快取暫存，而非 GPU 間路徑。Yole 估計 2025 年第一季度售出的伺服器中三分之二支援 CXL，預計今年底超過 90%，但實際使用 CXL 的伺服器佔比接近零，到 2030 年也僅 13%。Marvell 的 Structera S 基準測試顯示，16TB 池化 DRAM 層可提供 4.8 倍推理吞吐量，並減少 82.7% 的首 token 時間。
Marvell 還於 3 月獲得 輝達 20 億美元投資，與 NVLink Fusion 相關，CXL 池化需與之共存。隨著 DRAM 短缺持續，DDR4 回收從可持續性議題轉變為資本開支最佳化手段，Marvell 正藉此在記憶體擴充套件市場佔據一席之地。