台積電在生成式AI從創新週期邁入工業規模化之際，公佈其HPC平台技術藍圖，目標在2029年將AI晶片算力提升至2024年的50倍。高效能運算業務開發處處長李湘指出，AI運算需求每年暴增5倍，算力與記憶體頻寬成為核心瓶頸，台積電將整合先進製程、3DFabric與矽光子技術應對。

在邏輯製程方面，台積電全面轉向奈米片架構，繼N2、A16之後，規劃2028至2029年進入A14等埃米制程。3D堆疊SoIC自2023年量產以來，互連密度較傳統2.5D高出56倍，預計2026年推出N2P-on-N3P，2029年達到A14-on-A14，間距微縮至4.5微米。CoWoS封裝則計劃2026年量產5.5倍光罩（搭載12顆HBM3E/4，良率超98%），2028年備妥9.5倍光罩技術，2029年邁向大於14倍光罩、整合24顆HBM的超大規格。

面對記憶體頻寬牆，HBM堆疊層數從8、12層向上攀升。進入HBM4後，介面頻寬翻倍至2048-bit，台積電採用N12製程打造基礎晶片，功耗降低超45%且頻寬增2.5倍；未來匯入N3製程將進一步提升頻寬與能效。台積電預估2029年整體記憶體頻寬將成長34.6倍。

矽光子技術COUPE是突破銅線傳輸極限的關鍵。傳統銅線在高頻下損耗嚴重，COUPE通過SoIC將電晶片3D堆疊於光晶片上，接合間距僅2-4微米，在112Gbps下傳輸損耗僅0.06dB（遠低於微凸塊的1.38dB），延遲縮短至10-20奈秒。預計2026年量產首款200Gbps微環調變器（頻寬密度0.5 Tbps/mm），2030年達到4 Tbps/mm頻寬密度。

矽光子設計挑戰大，需克服溫控、高頻毫米波與光路對準等問題。台積電推出光學PDK，建立等效電路使設計者能在電子域進行光電共模擬，並通過DRC、LVS與熱模擬全流程自動化，提升3D IC開發效率。李湘強調，台積電已完整建構先進製程、3DFabric、矽光子與自動化設計的生態系，將成為驅動下一波AI工業規模化浪潮的核心引擎。