图形处理器（GPU）等大型AI芯片对内存的渴求似乎永无止境。当前数据中心普遍采用的高带宽内存（HBM）已将DRAM芯片垂直堆叠至12层，但为了装入更多数据和带宽，内存制造商正试图建造更高的堆叠。然而，这一路径正面临一个严峻的物理极限：热量。工程师们担忧，更高的HBM堆叠将积聚足以让自身失效的热量，尤其当GPU制造商未来选择将HBM直接堆叠在已发热严重的处理器上方以提升带宽时，问题将更为突出。

面对这一“未来的冲天烈焰”，全球工程师正探索一种替代方案：将DRAM芯片从垂直堆叠改为侧向并排排列，以期将发热高塔转变为冷却的硅鳍立方体。在上月举行的IEEE VLSI研讨会上，两个研究团队分别展示了实现这一构想的不同技术路径，为突破AI内存瓶颈提供了全新思路。

来自韩国蔚山国立科学技术院（UNIST）的研究团队，与韩巴国立大学合作，提出了一种名为V-Die的解决方案。该方案将DRAM垂直堆叠后，整体旋转90度侧立放置，并在芯片之间集成微流冷却通道，以将工作温度维持在45℃，远低于当前HBM常见的80℃以上峰值温度。据该团队博士生Heesoo Yang介绍，由于无需垂直互连，芯片上省去了硅通孔（TSV），从而释放出更多面积用于存储单元。同时，每片芯片都拥有独立的输入/输出系统，直接通过底部边缘的密集连接点与GPU所在的硅基板相连，连接数量可达HBM4的四倍。

团队模拟了在搭载英伟达H100 GPU的AI计算机上，采用16片V-Die堆叠的性能表现。在运行代表GPT-3规模大语言模型的工作负载时，V-Die系统实现了每秒540个token的处理速度，而同等内存容量的HBM4仅为296个token，性能提升高达82%。同时，内存读取延迟降低了32%，约24毫秒。目前，一个用于验证热学和电气特性的原型设备正在开发中。

另一条路径来自日本。由东京大学、东北大学和日本国立研究机构理化学研究所（Riken）组成的联合团队，展示了一种名为MOSAIC的方案。该方案同样采用侧向堆叠思路，但其核心创新在于解决侧立芯片与基板连接的精密对准难题。团队开发了一种电感耦合收发器系统，在内存芯片底部和基板上分别制作长方形线圈，通过电流产生的磁场来传输数据信号。由于线圈无需完全精确重叠，这为芯片的集成提供了极大的容错空间。模拟结果显示，MOSAIC方案可在不使峰值温度上升超过1℃的前提下，提供两倍于HBM4的内存容量。

这些有时被称为“体积DRAM”的方案，其制造过程实际上是先将芯片逐层堆叠，再将整个堆叠体侧立过来连接到基板或其他芯片上。比利时微电子研究中心（Imec）的项目总监James Myers指出，这可能会带来棘手的集成问题，因为各DRAM芯片之间哪怕仅几微米的厚度差异，累积起来都可能导致与基板的连接焊盘错位。他所在的团队此前已解决了在GPU上堆叠DRAM的散热问题，目前正研究在此场景下应用垂直芯片。

当前AI模型的规模正呈爆炸式增长，而内存容量和带宽的提升速度已明显滞后，形成了巨大的瓶颈。无论是韩国的V-Die还是日本的MOSAIC，这些探索都指向了后HBM时代的一种可能形态：通过将内存堆叠从“向上生长”转为“横向排列”，在控制热量的同时，打破容量与带宽之间的权衡，为下一代AI加速器提供更强大的数据供给能力。